© Semiconductor Components Industries, LLC, 2005
August, 2005 − Rev. 6 1Publication Order Number:
MC14043B/D
MC14043B, MC14044B
CMOS MSI
Quad R−S Latches
The MC14043B and MC14044B quad R−S latches are constructed
with MOS P−Channel and N−Channel enhancement mode devices in a
single monolithic structure. Each latch has an independent Q output
and set and reset inputs. The Q outputs are gated through three−state
buffers having a common enable input. The outputs are enabled with a
logical “1” or high on the enable input; a logical “0” or low
disconnects the latch from the Q outputs, resulting in an open circuit at
the Q outputs.
Features
•Double Diode Input Protection
•Three−State Outputs with Common Enable
•Outputs Capable of Driving Two Low−power TTL Loads or One
Low−Power Schottky TTL Load Over the Rated Temperature Range
•Supply Voltage Range = 3.0 Vdc to 18 Vdc
•Pb−Free Packages are Available*
MAXIMUM RATINGS (Voltages Referenced to VSS)
Symbol Parameter Value Unit
VDD DC Supply Voltage Range −0.5 to +18.0 V
Vin, Vout Input or Output Voltage Range
(DC or Transient) −0.5 to VDD + 0.5 V
Iin, Iout Input or Output Current
(DC or Transient) per Pin ±10 mA
PDPower Dissipation, per Package
(Note 1) 500 mW
TAAmbient Temperature Range −55 to +125 °C
Tstg Storage Temperature Range −65 to +150 °C
TLLead Temperature
(8−Second Soldering) 260 °C
Maximum ratings are those values beyond which device damage can occur.
Maximum ratings applied to the device are individual stress limit values (not
normal operating conditions) and are not valid simultaneously. If these limits are
exceeded, device functional operation is not implied, damage may occur and
reliability may be affected.
1. Temperature Derating:
Plastic “P and D/DW” Packages: – 7.0 mW/_C From 65_C To 125_C
This device contains protection circuitry to guard against damage due to high
static voltages or electric fields. However, precautions must be taken to avoid
applications of any voltage higher than maximum rated voltages to this
high−impedance circuit. For proper operation, V in and V out should be constrained
to the range VSS v (Vin or Vout) v VDD.
Unused inputs must always be tied to an appropriate logic voltage level
(e.g., either VSS or VDD). Unused outputs must be left open.
*For additional information on our Pb−Free strategy and soldering details, please
download the ON Semiconductor Soldering and Mounting Techniques
Reference Manual, SOLDERRM/D.
http://onsemi.com
MARKING
DIAGRAMS
PDIP−16
P SUFFIX
CASE 648
MC140xxBCP
AWLYYWWG
SOIC−16
D SUFFIX
CASE 751B
140xxBG
AWLYWW
xx = Specific Device Code
A = Assembly Location
WL, L = Wafer Lot
YY, Y = Year
WW, W = Work Week
G = Pb−Free Indicator
SOEIAJ−16
F SUFFIX
CASE 966
MC140xxB
ALYWG
See detailed ordering and shipping information in the package
dimensions section on page 5 of this data sheet.
ORDERING INFORMATION
16
1
1
16
1
16
MC14043B, MC14044B
http://onsemi.com
2
MC14043B
TRUTH TABLE
X = Don’t Care
MC14044B
SRE Q
High
Impedance
XX0
No Change
0
1
1
0
0
1
1
0
1
0
1
1
1
1
1
TRUTH TABLE
X = Don’t Care
S R EQ
High
Impedance
XX0
0
1
0
No Change
0
0
1
1
0
1
0
1
1
1
1
1
ENABLE
R3
S3
R2
S2
R1
S1
R0
S0 4
3
6
7
12
11
14
15
5
Q3
Q2
Q1
Q0
2
9
10
1
ENABLE
S3
R3
S2
R2
S1
R1
S0
R0 4
3
6
7
12
11
14
15
5
Q3
Q2
Q1
Q0
13
9
10
1
VDD = PIN 16
VSS = PIN 8
NC = PIN 2
VDD = PIN 16
VSS = PIN 8
NC = PIN 13
PIN ASSIGNMENT
13
14
15
16
9
10
11
125
4
3
2
1
8
7
6
S2
NC
S3
R3
VDD
Q1
Q2
R2
S0
R0
Q0
Q3
VSS
R1
S1
E
13
14
15
16
9
10
11
125
4
3
2
1
8
7
6
R2
Q0
R3
S3
VDD
Q1
Q2
S2
R0
S0
NC
Q3
VSS
S1
R1
E
NC = NO CONNECTION
MC14043B MC14044B
MC14043B, MC14044B
http://onsemi.com
3
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ELECTRICAL CHARACTERISTICS (Voltages Referenced to VSS)
ÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎ
Characteristic
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
Symbo
l
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
VDD
Vdc
ÎÎÎÎÎ
ÎÎÎÎÎ
− 55_C
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
25_C
ÎÎÎÎÎ
ÎÎÎÎÎ
125_C
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
Unit
ÎÎÎ
Î
Î
Î
ÎÎÎ
Min
ÎÎÎ
Î
Î
Î
ÎÎÎ
Max
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
Min
ÎÎÎ
Î
Î
Î
ÎÎÎ
Typ
(Note 2)
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
Max
ÎÎÎ
Î
Î
Î
ÎÎÎ
Min
ÎÎÎ
Î
Î
Î
ÎÎÎ
Max
ÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎ
Output Voltage “0” Leve
l
Vin = VDD or 0
“1” Leve
l
Vin = 0 or VDD
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
VOL
ÎÎÎ
Î
Î
Î
ÎÎÎ
5.0
10
15
ÎÎÎ
Î
Î
Î
ÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
0.05
0.05
0.05
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
0
0
0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
0.05
0.05
0.05
ÎÎÎ
Î
Î
Î
ÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
0.05
0.05
0.05
ÎÎÎ
Î
Î
Î
ÎÎÎ
Vdc
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
VOH
ÎÎÎ
Î
Î
Î
ÎÎÎ
5.0
10
15
ÎÎÎ
Î
Î
Î
ÎÎÎ
4.95
9.95
14.95
ÎÎÎ
Î
Î
Î
ÎÎÎ
−
−
−
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
4.95
9.95
14.95
ÎÎÎ
Î
Î
Î
ÎÎÎ
5.0
10
15
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
4.95
9.95
14.95
ÎÎÎ
Î
Î
Î
ÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
Vdc
ÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎ
Input Voltage “0” Leve
l
(VO = 4.5 or 0.5 Vdc)
(VO = 9.0 or 1.0 Vdc)
(VO = 13.5 or 1.5 Vdc)
“1” Leve
l
(VO = 0.5 or 4.5 Vdc)
(VO = 1.0 or 9.0 Vdc)
(VO = 1.5 or 13.5 Vdc)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
VIL
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
5.0
10
15
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
1.5
3.0
4.0
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.25
4.50
6.75
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
1.5
3.0
4.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
1.5
3.0
4.0
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
Vdc
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
VIH
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
5.0
10
15
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
3.5
7.0
11
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
−
−
−
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
3.5
7.0
11
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
2.75
5.50
8.25
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
3.5
7.0
11
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
Vdc
ÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎ
Output Drive Current
(VOH = 2.5 Vdc) Source
(VOH = 4.6 Vdc)
(VOH = 9.5 Vdc)
(VOH = 13.5 Vdc)
(VOL = 0.4 Vdc) Sink
(VOL = 0.5 Vdc)
(VOL = 1.5 Vdc)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
IOH
ÎÎÎ
Î
Î
Î
Î
Î
Î
Î
Î
Î
ÎÎÎ
5.0
5.0
10
15
ÎÎÎ
Î
Î
Î
Î
Î
Î
Î
Î
Î
ÎÎÎ
– 3.0
– 0.64
– 1.6
– 4.2
ÎÎÎ
Î
Î
Î
Î
Î
Î
Î
Î
Î
ÎÎÎ
−
−
−
−
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
– 2.4
– 0.51
– 1.3
– 3.4
ÎÎÎ
Î
Î
Î
Î
Î
Î
Î
Î
Î
ÎÎÎ
– 4.2
– 0.88
– 2.25
– 8.8
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
−
−
−
−
ÎÎÎ
Î
Î
Î
Î
Î
Î
Î
Î
Î
ÎÎÎ
– 1.7
– 0.36
– 0.9
– 2.4
ÎÎÎ
Î
Î
Î
Î
Î
Î
Î
Î
Î
ÎÎÎ
−
−
−
−
ÎÎÎ
Î
Î
Î
Î
Î
Î
Î
Î
Î
ÎÎÎ
mAdc
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
IOL
ÎÎÎ
Î
Î
Î
ÎÎÎ
5.0
10
15
ÎÎÎ
Î
Î
Î
ÎÎÎ
0.64
1.6
4.2
ÎÎÎ
Î
Î
Î
ÎÎÎ
−
−
−
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
0.51
1.3
3.4
ÎÎÎ
Î
Î
Î
ÎÎÎ
0.88
2.25
8.8
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
0.36
0.9
2.4
ÎÎÎ
Î
Î
Î
ÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
mAdc
ÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎ
Input Current
ÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎ
ÎÎÎ
15
ÎÎÎ
ÎÎÎ
−
ÎÎÎ
ÎÎÎ
± 0.1
ÎÎÎÎ
ÎÎÎÎ
−
ÎÎÎ
ÎÎÎ
±0.00001
ÎÎÎÎ
ÎÎÎÎ
± 0.1
ÎÎÎ
ÎÎÎ
−
ÎÎÎ
ÎÎÎ
± 1.0
ÎÎÎ
ÎÎÎ
mAdc
ÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎ
Input Capacitance
(Vin = 0)
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
Cin
ÎÎÎ
Î
Î
Î
ÎÎÎ
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
−
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
5.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
7.5
ÎÎÎ
Î
Î
Î
ÎÎÎ
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
pF
ÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎ
Quiescent Current
(Per Package)
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
IDD
ÎÎÎ
Î
Î
Î
ÎÎÎ
5.0
10
15
ÎÎÎ
Î
Î
Î
ÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
1.0
2.0
4.0
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
0.002
0.004
0.006
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
1.0
2.0
4.0
ÎÎÎ
Î
Î
Î
ÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
30
60
120
ÎÎÎ
Î
Î
Î
ÎÎÎ
mAdc
ÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎ
Total Supply Current (Notes 3 & 4)
(Dynamic plus Quiescent,
Per Package)
(CL = 50 pF on all outputs all
buffers switching)
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
IT
ÎÎÎ
Î
Î
Î
Î
Î
Î
Î
Î
Î
ÎÎÎ
5.0
10
15
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
IT = (0.58 mA/kHz) f + IDD
IT = (1.15 mA/kHz) f + IDD
IT = (1.73 mA/kHz) f + IDD
ÎÎÎ
Î
Î
Î
Î
Î
Î
Î
Î
Î
ÎÎÎ
mAdc
ÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎ
Three−State Output Leakage
Current
ÎÎÎÎ
ÎÎÎÎ
ITL
ÎÎÎ
ÎÎÎ
15
ÎÎÎ
ÎÎÎ
−
ÎÎÎ
ÎÎÎ
± 0.1
ÎÎÎÎ
ÎÎÎÎ
−
ÎÎÎ
ÎÎÎ
± 0.0001
ÎÎÎÎ
ÎÎÎÎ
± 0.1
ÎÎÎ
ÎÎÎ
−
ÎÎÎ
ÎÎÎ
± 3.0
ÎÎÎ
ÎÎÎ
mAdc
2. Data labelled “Typ” is not to be used for design purposes but is intended as an indication of the IC’s potential performance.
3. The formulas given are for the typical characteristics only at 25_C.
4. To calculate total supply current at loads other than 50 pF:
IT(CL) = IT(50 pF) + (CL − 50) Vfk
where: IT is in mA (per package), CL in pF, V = (VDD − VSS) in volts, f in kHz is input frequency, and k = 0.004.
MC14043B, MC14044B
http://onsemi.com
4
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
SWITCHING CHARACTERISTICS (Note 5) (CL = 50 pF, TA = 25_C)
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Characteristic
ÎÎÎÎÎ
ÎÎÎÎÎ
Symbol
ÎÎÎÎ
ÎÎÎÎ
VDD
Vdc
ÎÎÎÎ
ÎÎÎÎ
Min
ÎÎÎÎ
ÎÎÎÎ
Typ
(Note 6)
ÎÎÎÎ
ÎÎÎÎ
Max
ÎÎÎ
ÎÎÎ
Unit
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Output Rise Time
tTLH = (1.35 ns/pF) CL + 32.5 ns
tTLH = (0.60 ns/pF) CL + 20 ns
tTLH = (0.40 ns/pF) CL + 20 ns
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tTLH
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
5.0
10
15
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
−
−
−
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
100
50
40
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
200
100
80
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Output Fall Time
tTHL = (1.35 ns/pF) CL + 32.5 ns
tTHL = (0.60 ns/pF) CL + 20 ns
tTHL = (0.40 ns/pF) CL + 20 ns
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tTHL
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
5.0
10
15
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
−
−
−
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
100
50
40
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
200
100
80
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Propagation Delay Time
tPLH = (0.90 ns/pF) CL + 130 ns
tPLH = (0.36 ns/pF) CL + 57 ns
tPLH = (0.26 ns/pF) CL + 47 ns
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tPLH
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
5.0
10
15
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
−
−
−
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
175
75
60
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
350
175
120
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
tPHL = (0.90 ns/pF) CL + 130 ns
tPHL = (0.90 ns/pF) CL + 57 ns
tPHL = (0.26 ns/pF) CL + 47 ns
ÎÎÎÎÎ
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tPHL
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
5.0
10
15
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
−
−
−
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
175
75
60
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
350
175
120
ÎÎÎ
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Set, Set Pulse Width
ÎÎÎÎÎ
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tW
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
5.0
10
15
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
200
100
70
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
80
40
30
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Reset, Reset Pulse Width
ÎÎÎÎÎ
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tW
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
5.0
10
15
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
200
100
70
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
80
40
30
ÎÎÎÎ
Î
ÎÎ
Î
ÎÎÎÎ
−
−
−
ÎÎÎ
Î
Î
Î
ÎÎÎ
ns
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
Three−State Enable/Disable Delay
ÎÎÎÎÎ
Î
ÎÎÎ
Î
Î
ÎÎÎ
Î
ÎÎÎÎÎ
tPLZ,
tPHZ,
tPZL,
tPZH
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
5.0
10
15
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
−
−
−
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
150
80
55
ÎÎÎÎ
Î
ÎÎ
Î
Î
ÎÎ
Î
ÎÎÎÎ
300
160
110
ÎÎÎ
Î
Î
Î
Î
Î
Î
ÎÎÎ
ns
5. The formulas given are for the typical characteristics only at 25_C.
6. Data labelled “Typ” is not to be used for design purposes but is intended as an indication of the IC’s potential performance.
AC WAVEFORMS
MC14043B MC14044B
20 ns 20 ns
90%
10%
RESET
SET
Q
tPHL tPLH
20 ns 20 ns
50%
90%
50%
10%
tTHL tTLH
90%
50%
10%
VDD
VSS
VDD
VSS
VOH
VOL
RESET
SET
Q
20 ns 20 ns
90%
10%
50%
20 ns 20 ns
90%
10%
50%
tTLH tTHL
50% 10%
90%
tPLH tPHL
VDD
VSS
VDD
VSS
VOH
VOL
MC14043B, MC14044B
http://onsemi.com
5
THREE−STATE ENABLE/DISABLE DELAYS
Set, Reset, Enable, and Switch Conditions for 3−State Tests
Test Enable S1 S2 Q
MC14043B MC14044B
S R S R
tPZH Open Closed A VDD VSS VSS VDD
tPZL Closed Open B VSS VDD VDD VSS
tPHZ Open Closed A VDD VSS VSS VDD
tPLZ Closed Open B VSS VDD VDD VSS
ENABLE
QA
QB
50%
tPZH
10%
tPZL
tPHZ
tPLZ
10%
90%
VDD
VSS
VDD
VOL
VOH
VSS
ORDERING INFORMATION
Device Package Shipping†
MC14043BCP PDIP−16 500 Units / Rail
MC14043BCPG PDIP−16
(Pb−Free) 500 Units / Rail
MC14043BD SOIC−16 48 Units / Rail
MC14043BDG SOIC−16
(Pb−Free) 48 Units / Rail
MC14043BDR2 SOIC−16 2500 Units / Tape & Reel
MC14043BDR2G SOIC−16
(Pb−Free) 2500 Units / Tape & Reel
MC14043BFEL SOEIAJ−16 2000 Units / Tape & Reel
MC14044BCP PDIP−16 500 Units / Rail
MC14044BCPG PDIP−16
(Pb−Free) 500 Units / Rail
MC14044BD SOIC−16 48 Units / Rail
MC14044BDG SOIC−16
(Pb−Free) 48 Units / Rail
MC14044BDR2 SOIC−16 2500 Units / Tape & Reel
MC14044BDR2G SOIC−16
(Pb−Free) 2500 Units / Tape & Reel
†For information on tape and reel specifications, including part orientation and tape sizes, please refer to our Tape and Reel Packaging
Specifications Brochure, BRD8011/D.
TO
OUTPUT
UNDER
TEST
VDD
S1
S2
1 k
CL
50 pF
VSS
MC14043B, MC14044B
http://onsemi.com
6
PACKAGE DIMENSIONS
PDIP−16
P SUFFIX
PLASTIC DIP PACKAGE
CASE 648−08
ISSUE T
NOTES:
1. DIMENSIONING AND TOLERANCING PER
ANSI Y14.5M, 1982.
2. CONTROLLING DIMENSION: INCH.
3. DIMENSION L TO CENTER OF LEADS
WHEN FORMED PARALLEL.
4. DIMENSION B DOES NOT INCLUDE
MOLD FLASH.
5. ROUNDED CORNERS OPTIONAL.
−A−
B
FC
S
HGD
J
L
M
16 PL
SEATING
18
916
K
PLANE
−T−
M
A
M
0.25 (0.010) T
DIM MIN MAX MIN MAX
MILLIMETERSINCHES
A0.740 0.770 18.80 19.55
B0.250 0.270 6.35 6.85
C0.145 0.175 3.69 4.44
D0.015 0.021 0.39 0.53
F0.040 0.70 1.02 1.77
G0.100 BSC 2.54 BSC
H0.050 BSC 1.27 BSC
J0.008 0.015 0.21 0.38
K0.110 0.130 2.80 3.30
L0.295 0.305 7.50 7.74
M0 10 0 10
S0.020 0.040 0.51 1.01
____
SOIC−16
D SUFFIX
PLASTIC SOIC PACKAGE
CASE 751B−05
ISSUE J
NOTES:
1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.
2. CONTROLLING DIMENSION: MILLIMETER.
3. DIMENSIONS A AND B DO NOT INCLUDE
MOLD PROTRUSION.
4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)
PER SIDE.
5. DIMENSION D DOES NOT INCLUDE DAMBAR
PROTRUSION. ALLOWABLE DAMBAR
PROTRUSION SHALL BE 0.127 (0.005) TOTAL
IN EXCESS OF THE D DIMENSION AT
MAXIMUM MATERIAL CONDITION.
18
16 9
SEATING
PLANE
F
J
M
RX 45_
G
8 PLP
−B−
−A−
M
0.25 (0.010) B S
−T−
D
K
C
16 PL
S
B
M
0.25 (0.010) A S
T
DIM MIN MAX MIN MAX
INCHESMILLIMETERS
A9.80 10.00 0.386 0.393
B3.80 4.00 0.150 0.157
C1.35 1.75 0.054 0.068
D0.35 0.49 0.014 0.019
F0.40 1.25 0.016 0.049
G1.27 BSC 0.050 BSC
J0.19 0.25 0.008 0.009
K0.10 0.25 0.004 0.009
M0 7 0 7
P5.80 6.20 0.229 0.244
R0.25 0.50 0.010 0.019
____
MC14043B, MC14044B
http://onsemi.com
7
PACKAGE DIMENSIONS
HE
A1
DIM MIN MAX MIN MAX
INCHES
−−− 2.05 −−− 0.081
MILLIMETERS
0.05 0.20 0.002 0.008
0.35 0.50 0.014 0.020
0.18 0.27 0.007 0.011
9.90 10.50 0.390 0.413
5.10 5.45 0.201 0.215
1.27 BSC 0.050 BSC
7.40 8.20 0.291 0.323
0.50 0.85 0.020 0.033
1.10 1.50 0.043 0.059
0
0.70 0.90 0.028 0.035
−−− 0.78 −−− 0.031
A1
HE
Q1
LE
_10 _0
_10 _
LEQ1
_
NOTES:
1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.
2. CONTROLLING DIMENSION: MILLIMETER.
3. DIMENSIONS D AND E DO NOT INCLUDE
MOLD FLASH OR PROTRUSIONS AND ARE
MEASURED AT THE PARTING LINE. MOLD FLASH
OR PROTRUSIONS SHALL NOT EXCEED 0.15
(0.006) PER SIDE.
4. TERMINAL NUMBERS ARE SHOWN FOR
REFERENCE ONLY.
5. THE LEAD WIDTH DIMENSION (b) DOES NOT
INCLUDE DAMBAR PROTRUSION. ALLOWABLE
DAMBAR PROTRUSION SHALL BE 0.08 (0.003)
TOTAL IN EXCESS OF THE LEAD WIDTH
DIMENSION AT MAXIMUM MATERIAL CONDITION.
DAMBAR CANNOT BE LOCATED ON THE LOWER
RADIUS OR THE FOOT. MINIMUM SPACE
BETWEEN PROTRUSIONS AND ADJACENT LEAD
TO BE 0.46 ( 0.018).
M
L
DETAIL P
VIEW P
c
A
b
e
M
0.13 (0.005) 0.10 (0.004)
1
16 9
8
D
Z
E
A
b
c
D
E
e
L
M
Z
SOEIAJ−16
F SUFFIX
PLASTIC EIAJ SOIC PACKAGE
CASE 966−01
ISSUE O
MC14043B, MC14044B
http://onsemi.com
8
ON Semiconductor and are registered trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC reserves the right to make changes without further notice
to any products herein. SCILLC makes no warranty, representation or guarantee regarding the suitability of its products for any particular purpose, nor does SCILLC assume any liability
arising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation special, consequential or incidental damages.
“Typical” parameters which may be provided in SCILLC data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. All
operating parameters, including “Typicals” must be validated for each customer application by customer’s technical experts. SCILLC does not convey any license under its patent rights
nor the rights of others. SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applications
intended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury or death may occur. Should
Buyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and hold SCILLC and its of ficers, employees, subsidiaries, affiliates,
and distributors harmless against all claims, costs, damages, and expenses, and reasonable attorney fees arising out of, directly or indirectly, any claim of personal injury or death
associated with such unintended or unauthorized use, even if such claim alleges that SCILLC was negligent regarding the design or manufacture of the part. SCILLC is an Equal
Opportunity/Affirmative Action Employer. This literature is subject to all applicable copyright laws and is not for resale in any manner.
PUBLICATION ORDERING INFORMATION
N. American Technical Support: 800−282−9855 Toll Free
USA/Canada
Japan: ON Semiconductor, Japan Customer Focus Center
2−9−1 Kamimeguro, Meguro−ku, Tokyo, Japan 153−0051
Phone: 81−3−5773−3850
MC14043B/D
LITERATURE FULFILLMENT:
Literature Distribution Center for ON Semiconductor
P.O. Box 61312, Phoenix, Arizona 85082−1312 USA
Phone: 480−829−7710 or 800−344−3860 Toll Free USA/Canada
Fax: 480−829−7709 or 800−344−3867 Toll Free USA/Canada
Email: orderlit@onsemi.com
ON Semiconductor Website: http://onsemi.com
Order Literature: http://www.onsemi.com/litorder
For additional information, please contact your
local Sales Representative.
