PEB 20256 E
PEF 20256 E
List of Figures Page
Preliminary Data Sheet 9 08.99
Figure 1-1 MUNICH256 16-port Mode Logic Symbol . . . . . . . . . . . . . . . . . . . . . . .15
Figure 1-2 MUNICH256 28-port Mode Logic Symbol . . . . . . . . . . . . . . . . . . . . . . .16
Figure 1-3 System Integration of the MUNICH256 . . . . . . . . . . . . . . . . . . . . . . . . .17
Figure 3-1 MUNICH256 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39
Figure 4-1 Port Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44
Figure 4-2 Local Port Loop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45
Figure 4-3 Remote Payload Loop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46
Figure 4-4 Remote Channel Loop. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47
Figure 4-5 Test Breakout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48
Figure 4-6 Time slot Assignment in Channelized Modes . . . . . . . . . . . . . . . . . . . .50
Figure 4-7 Descriptor Structure. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52
Figure 4-8 Receive Buffer Thresholds. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66
Figure 4-9 Transmit Buffer Thresholds . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67
Figure 4-10 HDLC Frame Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69
Figure 4-11 Bit Synchronous PPP with HDLC Framing Structure. . . . . . . . . . . . . . .70
Figure 4-12 Mailbox Structure. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72
Figure 4-13 Layer Two Interrupts (Channel, command, port and system interrupts.75
Figure 4-14 Interrupt Queue Structure in System Memory . . . . . . . . . . . . . . . . . . . .76
Figure 4-15 Mailbox Interrupt Notification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .88
Figure 5-1 PCI Read Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .91
Figure 5-2 PCI Write Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .92
Figure 5-3 SPI Read Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94
Figure 5-4 SPI Write Sequence. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94
Figure 5-5 Intel Bus Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97
Figure 5-6 Intel Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97
Figure 5-7 Motorola Bus Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100
Figure 5-8 Motorola Bus Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100
Figure 5-9 Supported Frame Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .102
Figure 5-10 T1 Mode Frame Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .103
Figure 5-11 E1, 4.096 MHz and 8.192 MHz Interface Timing in 16-port mode. . . .104
Figure 5-12 Unchannelized Mode Interface Timing . . . . . . . . . . . . . . . . . . . . . . . .105
Figure 5-13 T1-mode Interface Timing in 28-port Mode . . . . . . . . . . . . . . . . . . . . .105
Figure 5-14 E1-mode Interface Timing in 28-port Mode . . . . . . . . . . . . . . . . . . . . .106
Figure 5-15 Block Diagram of Test Access Port and Boundary Scan Unit . . . . . . .107
Figure 9-1 Input/Output Waveform for AC Tests. . . . . . . . . . . . . . . . . . . . . . . . . .199
Figure 9-2 PCI Clock Cycle Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .200
Figure 9-3 PCI Input Timing Measurement Conditions . . . . . . . . . . . . . . . . . . . . .200
Figure 9-4 PCI Output Timing Measurement Conditions . . . . . . . . . . . . . . . . . . .201
Figure 9-5 SPI Interface Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .202
Figure 9-6 Intel Read Cycle Timing (Slave Mode) . . . . . . . . . . . . . . . . . . . . . . . .203
Figure 9-7 Intel Write Cycle Timing (Slave Mode). . . . . . . . . . . . . . . . . . . . . . . . .203
Figure 9-8 Intel Read Cycle Timing (Master Mode, LRDY controlled) . . . . . . . . .205