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2M x 32-Bit
Synchronous DRAM for
Multimedia & Graphics:
MB81F643242B
MB811L643242B
The SDRAMs in a 32-bit I/O configuration can provide the effective
solution for a wide range of applications, including multimedia and
graphics applications. Also, these SDRAMs employ the new SCITT
technology, thereby reducing the test time and cost.
Features
• 64 M-bit SDRAM with a 32-bit I/O
configuration
• High performance series or low power
consumption series
• Introduction of a new test technology,
SCITT
• Reduced test time and cost using SCITT
• Also available as extended operating-
temperature components
• JEDEC Standard 86-pin TSOP package
Photo 1. MB81xx643242B Appearance
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Overview
Synchronous DRAMs (SDRAMs) have been rapidly
increasing in popularity since they were employed
as main memory for personal computers. They have
also been used not only for computer main memory,
but also for various other applications, including
communications equipment, consumer products,
multimedia, graphics, and mobile products. It is ex-
pected that the 64 M-bit SDRAM with a 32-bit I/O
configuration will be adopted as the preferred con-
figuration for many of these applications.
FUJITSU has now developed two series of SDRAM
with a 32-bit I/O configuration:
• The MB81F643242B is a high-performance
version, operating at a maximum frequency of
143 MHz. This SDRAM is the second-
generation product, based on the current
mass-production 2M x 32-bit SDRAM.
• The MB811L643242B is a low-voltage, low
power consumption version operating at 2.5V.
These products employ a new test technology, Stat-
ic Component Interconnection Test Technology
(SCITT), developed by a
FUJITSU/Philips (Nether-
lands) collaboration. SCITT
is a new XNOR circuit-
based technology that is
used for board-level inter-
connection testing. Using SCITT’s simple method
reduces the test time and cost required for board-
level interconnection testing.
Product Features
The MB81F643242B and MB811L643242B are
SDRAMs in a “4 banks x 512K words x 32 bits” con-
figuration, operating at supply voltages of 3.3V and
2.5V, respectively. These SDRAMs support the fol-
lowing settings:
• CAS latency: 2 or 3
• Burst length: 1, 2, 4, 8, or full page
• Burst type: Sequential or interleave
The package is an 86-pin TSOP with a pin pitch of
0.5 mm, fully conforming to JEDEC standards. The
MB81F643242B Series consists of three speed ver-
sions: 143-MHz, 125-MHz, and 100-MHz. The
MB811L643242B also consists of three speed ver-
sions: 100-MHz, 84-MHz, and 67-MHz. Also, a low
power version is available.
FUJITSU also provides support for the SCITT functions
and for optional, extended operating-temperature
products for use in special environments.
Examples of applications for these SDRAMs are:
• High-speed model: Graphics card, digital TV,
game equipment, etc.
• Low-voltage model: Portable video camera,
digital camera, PDA, mobile computer,
consumer product built-in device, etc.
• Extended operating-temperature models:
Automotive equipment, such as a car
navigation system, application-specific
products, etc.
• Other applications: Copier, communications
equipment, etc.
Table 1 lists the major characteristics of these
SDRAMs and Figure 1 shows their pin assignments.
“. . . reduces the test time and
cost required for board-level
interconnection testing.”
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Figure 1. MB81F643242B/MB811L643242B Pin Assignments
Table 1. MB81F643242B/MB811L643242B Major Characteristics
Part Number MB81F643232B MB811L643242B
Speed Version 70/70L 80/80L 10/10L 10/10L 12/12L 15/15L
Clock Frequency MHz 143 125 100 100 84 67
Clock Cycle Time tCK (min.) ns 7 8 10 10 12 15
RAS Cycle Time tRC (min.) ns 63 72 90 90 100 110
RAS-CAS Delay Time tRCD(min.) ns 21 24 30 30 30 30
RAS Precharge Time tRP (min.) ns 17 20 30 30 35 40
Clock Access Time
tAC
(CL=2) ns 667888
tAC
(CL=3) ns 667888
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
V CC
DQ 0
V CCQ
DQ 1
DQ 2
V SSQ
DQ 3
DQ 4
V CCQ
DQ 5
DQ 6
V SSQ
DQ 7
NC
V CC
DQM 0
/WE
/CAS
/RAS
/CS
NC
A 12
A 11
A 10/AP
A 0
A 1
A 2
DQM 2
V CC
NC
DQ 16
V SSQ
DQ 17
DQ 18
V CCQ
DQ 19
DQ 20
V SSQ
DQ 21
DQ 22
V CCQ
DQ 23
V CC
V SS
DQ 15
V SSQ
DQ 14
DQ 13
V CCQ
DQ 12
DQ 11
V SSQ
DQ 10
DQ 9
V CCQ
DQ 8
NC
V SS
DQM 1
NC
NC
CLK
CKE
A 9
A 8
A 7
A 6
A 5
A 4
A 3
DQM 3
V SS
NC
DQ 31
V CCQ
DQ 30
DQ 29
V SSQ
DQ 28
DQ 27
V CCQ
DQ 26
DQ 25
V SSQ
DQ 24
V SS
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
Pin No. Pin No.Pin Symbol Pin Symbol
Top View
400 mil x 875 mil
86-Pin TSOP
Pin Pitch
= 0.5 mm
Low Addresses:
A 0 to A 10
Bank Addresses:
A 11, A 12
Column Addresses:
A 0 to A 7
Auto-Precharge:
A 10
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Photo 2. MB81xx643242B Chip
SCITT Functions
Most of the failures occurring after mounting LSIs on
the board are attributable to open-circuit, mounting,
or short-circuit faults. In addition, new packaging
technologies make the post-mounting test more
complicated. Considering these factors, FUJITSU,
in collaboration with Philips, planned and developed
the method for simply testing the mutual connection
between LSIs mounted on the board.
Figure 2 shows post-mounting fault ratios. Figure 3
illustrates the basic concept of SCITT technology,
developed for detecting connection faults.
Figure 2. Post-Mounting Fault Ratios
The host controller outputs a test pattern on the ad-
dress and control pins to memory. This test pattern
had been stored in ROM in the host controller during
controller design. The memory outputs a correspond-
ing test pattern to the host controller via the I/O pins.
The host side then checks the output pattern from the
memory and compares the expected value and actu-
al output value to detect open-circuit faults, short-
circuit faults, missing LSIs, and mounting errors.
Figure 3. SCITT Technology Basic Concept
SCITT Advantages
The following features of SCITT can be listed as its
advantages over the boundary scan method.
• No need for dedicated pins
• Short test time: 1/1,000 of the current test
time or less
• Fault reject ratio: almost 100%
• Insignificant increase in chip size
Table 2 compares the interconnection tests by the
SCITT and boundary scan methods.
SCITT Specifications for SDRAM
The SDRAM with SCITT functions has the following
SCITT specifications.
Figure 4 shows the state diagram of SCITT mode. As
shown in the figure, the SCITT functions are execut-
ed only before initialization after the supply voltage
is applied. The SCITT functions are optional; the ex-
ecution is not required.
50
40
30
20
10
0
37%
22% 19% 14%
Open-Circuit Failure
Mounting Failure
Analog Failure
7%
(%)
LSI Function Failure
Short-Circuit Failure
ROM ROM &
Decoder
Output
Buffer
Evaluation
Memory
Controller Memory
x Address
Data Bus
x Address: Address + Control Line
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The SCITT mode is controlled by the inputs from
three pins: /CAS, /CS, and CKE. Each pin has the
following functions:
• /CAS: For test mode entry/exit control
• /CS: For chip select control
• CKE: For test mode select control
Table 3 is the SCITT function table. Figure 5 shows
the timings for entry to and exit from the SCITT
mode. Figures 6 and 7 show test timings. Table 4
lists AC timing values.
Figures 8 and 9 show test patterns to be applied to
2M x 32-bit SDRAM. The applied test patterns con-
sist of “walking-0,” “walking-1,” “all-0,” and “all-1.”
Using these simple test patterns contributes to the
significant reduction in test time.
Details on SCITT technology will be presented in
collaboration with
Philips in the Inter-
national Test Con-
ference to be held
in October 1999.
The SCITT functions have been tested on actual ap-
plications and have verified the proof of concept
and effectiveness. These functions are applicable
not only to SDRAMs but also other devices. Follow-
ing the accelerated trend of implementing equip-
ment in digital form, multimedia products and
consumer products will increasingly incorporate a
mixture of Digital Signal Processors (DSPs), high-
speed DRAMs, and flash memory. If the host pro-
cessor can perform the SCITT type of interconnec-
tion test for each memory device, the efficiency of
the test will be dramatically improved. ‹
Table 2. SCITT and Boundary Scan Method Comparison
Item Boundary Scan SCITT Technology
Dedicated Pins Required 5 Pins None
Components
Shift Register/Pin
TAP Controller
Instruction Register
Bypass Register
IDCODE Register
ROM (or decoder)
Comparator Circuit (controller
side)
Die Size Penalty Ye s Negligible
Test Items
Open-Circuit Fault Ye s
EX Test Feature
Sample/Preload
Feature
Bypass Feature
Ye s
Short-Circuit Fault Ye s Ye s
Missing IC Ye s Ye s
Mounting Error Ye s Ye s
Internal Logic
Inspection Ye s Run Test Feature
IN Test Feature No
Covered by
Component
Shipping Test
ID Code Check Ye s ID Code Feature No Covered by
DIMM/SPD
Function
User Code Check Ye s User Code
Feature No
“Using these simple test patterns
contributes to the significant
reduction in test time.”
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Figure 4. State Transition of SDRAM (with SCITT Functions)
Table 3. SCITT Function Table
/CAS /OE CKE /WE /RAS ADD DQM CLK DQ
Entry H > L LLXXXXXX
Exit L > H XXXXXXXX
Test Mode LLHVVVVVV
L: Low Level
H: High Level
V: Valid Data
X: Don’t Care (H or L)
cf1: First /CAS Falling Edge after Power-On Sequence
Table 4. AC Timing Values
Parameter Description Min. Value Max. Value Units
tTS Test Mode Entry Setup Time 0 —
ns
tTH Test Mode Entry Hold Time 5 —
tEPD Test Mode to Power-On Sequence Delay Time 2 —
tTLZ Test Mode Output in Low-Z Time 0 —
tTHZ Test Mode Output in High-Z Time 3 0
tTIA Test Mode Input Access Time —20
tETD Test Mode Entry to Test Delay Time 5 —
Apply Power
Power-On
Sequence
Normal Operation
Static Component
Interconnection Test
Entry
Exit
Once the SDRAM exits the test mode, it
cannot enter the mode until the power is
cycled off and on.
1) Apply Supply Voltage
2) Enter Board Interconnection
Test Mode
3) Execute Interconnection
Test Function
4) Exit from Interconnection
Test Mode
5) Start Clock. Attempt to Maintain
an NOP Condition at the Inputs
6) Execute Normal Initialization
Sequence
7) Start Normal Operation
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FIND, Vol. 17, No. 3, August 1999
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Figure 5. Entry to and Exit from SCITT Mode
Figure 6. Test Timing (1)
Figure 7. Test Timing (2)
V CC
/CAS
/CS
CKE
See Table 3. for Entry and Exit
Test Coverage
Entry or exit cannot be executed if the /CAS, /CS, and CKE pins have problems.
Entry Exit
First /CAS Edge After Power-On Sequence Normal Power-On Sequence From Here On
,yzz{
,,yyz{
,yzz{
,,yyz{
Pause
200 us t TS t TH Test Mode t EPD
H>L
L
L
/CAS
/CS
CKE
A 0
A 1
A 2
DQ 0 to DQ n
,yz
,
y
|~
Test Mode Entry Command Test Mode Entry Under Testt ETD
/CS = L and CKE = H Put Output (PQ) in Low-Z State
Test Pins
t TIA t TIA t TIA
Valid Valid Valid
/CAS L
L
H
/CS-#1
/CS-#2
CKE
A 0
A 1
A 2
DQ 0 to DQ n (bus)
Test Mode Entry Test Mode
Exit
Under Test
Device (under test) Changed
t TIA t TIA t TIA
|~
Valid Valid Valid t TIA t TIA t TIA
|}
Valid Valid
Device #1 Device #2
Test Pins
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Figure 8. Test Pattern (1)
Input Bus Output Bus
/RAS
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
DQM0
DQM1
DQM2
DQM3
CLK
/WE
DQM0
DQM1
DQM2
DQM3
DQM4
DQM5
DQM6
DQM7
DQM8
DQM9
DQM10
DQM11
DQM12
DQM13
DQM14
DQM15
DQM16
DQM17
DQM18
DQM19
DQM20
DQM21
DQM22
DQM23
DQM24
DQM25
DQM26
DQM27
DQM28
DQM29
DQM30
DQM31
00000000000000000000HHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHH
10000000000000000000LLLLLLLLLLLLLLLLLLLHHHHHHHHHHHHH
01000000000000000000LHHHHHHHHHHHHHHHHHHL L L LLLLLLLLLL
00100000000000000000HLHHHHHHHHHHHHHHHHHL HHHHHHHHHHHH
00010000000000000000HHLHHHHHHHHHHHHHHHHHL HHHHHHHHHHH
00001000000000000000HHHLHHHHHHHHHHHHHHHHHL HHHHHHHHHH
00000100000000000000HHHHL HHHHHHHHHHHHHHHHHL HHHHHHHHH
00000010000000000000HHHHHL HHHHHHHHHHHHHHHHHL HHHHHHHH
00000001000000000000HHHHHHL HHHHHHHHHHHHHHHHHL HHHHHHH
00000000100000000000HHHHHHHL HHHHHHHHHHHHHHHHHL HHHHHH
00000000010000000000HHHHHHHHL HHHHHHHHHHHHHHHHHL HHHHH
00000000001000000000HHHHHHHHHL HHHHHHHHHHHHHHHHHL HHHH
00000000000100000000HHHHHHHHHHL HHHHHHHHHHHHHHHHHL HHH
00000000000010000000HHHHHHHHHHHL HHHHHHHHHHHHHHHHHL HH
00000000000001000000HHHHHHHHHHHHL HHHHHHHHHHHHHHHHHL H
00000000000000100000HHHHHHHHHHHHHL HHHHHHHHHHHHHHHHHL
00000000000000010000HHHHHHHHHHHHHHL HHHHHHHHHHHHHHHHH
00000000000000001000HHHHHHHHHHHHHHHL HHHHHHHHHHHHHHHH
00000000000000000100HHHHHHHHHHHHHHHHL HHHHHHHHHHHHHHH
00000000000000000010HHHHHHHHHHHHHHHHHL HHHHHHHHHHHHHH
00000000000000000001HHHHHHHHHHHHHHHHHHL HHHHHHHHHHHHH
0 = Input Low, 1 = Input High, L= Output Low, H = Output High
Figure 9. Test Pattern (2)
Input Bus Output Bus
/RAS
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
DQM0
DQM1
DQM2
DQM3
CLK
/WE
DQM0
DQM1
DQM2
DQM3
DQM4
DQM5
DQM6
DQM7
DQM8
DQM9
DQM10
DQM11
DQM12
DQM13
DQM14
DQM15
DQM16
DQM17
DQM18
DQM19
DQM20
DQM21
DQM22
DQM23
DQM24
DQM25
DQM26
DQM27
DQM28
DQM29
DQM30
DQM31
01111111111111111111LLLLLLLLLLLLLLLLLLLHHHHHHHHHHHHH
10111111111111111111LHHHHHHHHHHHHHHHHHHL L L LLLLLLLLLL
11011111111111111111HLHHHHHHHHHHHHHHHHHL HHHHHHHHHHHH
11101111111111111111HHLHHHHHHHHHHHHHHHHHL HHHHHHHHHHH
11110111111111111111HHHLHHHHHHHHHHHHHHHHHL HHHHHHHHHH
11111011111111111111HHHHL HHHHHHHHHHHHHHHHHL HHHHHHHHH
11111101111111111111HHHHHL HHHHHHHHHHHHHHHHHL HHHHHHHH
11111110111111111111HHHHHHL HHHHHHHHHHHHHHHHHL HHHHHHH
11111111011111111111HHHHHHHL HHHHHHHHHHHHHHHHHL HHHHHH
11111111101111111111HHHHHHHHL HHHHHHHHHHHHHHHHHL HHHHH
11111111110111111111HHHHHHHHHL HHHHHHHHHHHHHHHHHL HHHH
11111111111011111111HHHHHHHHHHL HHHHHHHHHHHHHHHHHL HHH
11111111111101111111HHHHHHHHHHHL HHHHHHHHHHHHHHHHHL HH
11111111111110111111HHHHHHHHHHHHL HHHHHHHHHHHHHHHHHL H
11111111111111011111HHHHHHHHHHHHHL HHHHHHHHHHHHHHHHHL
11111111111111101111HHHHHHHHHHHHHHL HHHHHHHHHHHHHHHHH
11111111111111110111HHHHHHHHHHHHHHHL HHHHHHHHHHHHHHHH
11111111111111111011HHHHHHHHHHHHHHHHL HHHHHHHHHHHHHHH
11111111111111111101HHHHHHHHHHHHHHHHHL HHHHHHHHHHHHHH
11111111111111111110HHHHHHHHHHHHHHHHHHL HHHHHHHHHHHHH
11111111111111111111HHHHHHHHHHHHHHHHHHHHHHHHHHHHHHHH
0 = Input Low, 1 = Input High, L= Output Low, H = Output High
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