91400HKIM◎保高No.6706‑1/17
Ver.1.01
D2195
LC653706A/04A/02A
概要
ＬＣ６５３７０６Ａ／０４Ａ／０２Ａは，当社ＣＭＯＳ４ビット１チップマイクロコンピュータＬＣ６５０
０シリーズ内の中規模制御用機種であり，基本アーキテクチャおよび命令体系は同じになっている。Ｉ／Ｏ
ポートとして２７本の高耐圧出力端子（蛍光表示管およびＬＥＤ駆動可能），８本の入出力端子の合計３５
本の端子を有し，デッキ，プレーヤなどの音響機器，事務機，通信機，自動車用機器，家電品など広い分野
の応用に適している。
特長1)ＣＭＯＳ構造による低消費電力（命令によるスタンバイ機能付）
2)ＲＯＭ／ＲＡＭ
ＬＣ６５３７０６Ａ ＲＯＭ：６Ｋ×８ビット，ＲＡＭ：２５６×４ビット
ＬＣ６５３７０４Ａ ＲＯＭ：４Ｋ×８ビット，ＲＡＭ：２５６×４ビット
ＬＣ６５３７０２Ａ ＲＯＭ：２Ｋ×８ビット，ＲＡＭ：２５６×４ビット
3)命令セット：ＬＣ６５００シリーズ共通の８１種
4)動作温度：Ｔａ＝−４０〜＋８５℃
5)０．９２mｓの命令サイクルタイム
6)シリアルＩ／Ｏ内蔵
7)Ｉ／Ｏポート：合計３５本
・出力専用高耐圧ポート １９本
・入出力共通高耐圧ポート ８本
・入出力共通中耐圧ポート ８本
8)割り込み機能
タイマオーバフローによるベクタ割り込み（命令によるテストも可）
ＩＮＴ
端子，またはシリアルＩ／Ｏのフルエンプティによるベクタ割り込み(命令によるテストも可）
9)スタックレベル：８レベル（割り込みと共用）
10)タイマ：４ビット可変プリスケーラ＋８ビットプログラマブルタイマ
11)ウォッチドッグリセット
・４ビットフリーランタイマ＋１２ビットウォッチドッグタイマ
・ウォッチドッグタイマリセット機能をオプションで割り付け可能
注
注注
注文
文文
文コ
ココ
コー
ーー
ード
ドド
ド No.N※6706
N※6706
91400
CMOSLSI
CMOSLSICMOSLSI
CMOSLSI
中
中中
中規
規規
規模
模模
模制
制制
制御
御御
御用
用用
用
4
44
4ビ
ビビ
ビッ
ッッ
ット
トト
ト1
11
1チ
チチ
チッ
ッッ
ップ
ププ
プマ
ママ
マイ
イイ
イク
クク
クロ
ロロ
ロコ
ココ
コン
ンン
ンピ
ピピ
ピュ
ュュ
ュー
ーー
ータ
タタ
タ
LC653706A/04A/02A
No.6706‑2/17
12)短形波の連続パルス出力機能（ＰＫ０と兼用）
サイクルタイムの２５６倍周期／５１２倍周期をソフト切り換え可
13)システム仕様に適したクロック発振オプション選択ができる
・発振回路オプション ：１端子外部クロック
：２端子ＣＦ発振
・分周回路オプション ：分周器なし，１／３分周器内蔵，１／４分周器内蔵
機能一覧比較表（LC6514B との比較）
項目 ＬＣ６５３７０６Ａ／０４Ａ／０２Ａ ＬＣ６５１４Ｂ
ＲＯＭ ６１４４×８ビット（３７０６Ａ）
４０９６×８ビット（３７０４Ａ）
２０４８×８ビット（３７０２Ａ）
４０９６×８ビット
ＲＡＭ ２５６×４ビット
（３７０６Ａ／０４Ａ／０２Ａ） ２５６×４ビット
メモリ
フラグ，ワーキングレジス
タ
（１６フラグ＋８ワーキングレジスタ）
×
１ （１６フラグ＋８ワーキングレジスタ）
×
１
命令セット ８１(*1) ８０
命令
テーブル参照 有 有
割り込み 外部１，内部１ 外部１，内部１
タイマ ４ビット可変プリスケーラ＋８ビットタ
イマ ４ビット固定プリスケーラ＋８ビットタ
イマ
スタックレベル ８ ８
スタンバイ機能 ＨＡＬＴ命令によるスタンバイ有 ＨＡＬＴ命令と
ＨＯＬＤ
端子の組み合わ
せにより２種類のスタンバイ有
内蔵機能
ポートによる
スタンバイ解除方式 ＰＡ３＝Ｈ→Ｌで解除 ＰＡ３〜０のうちいづれか１本のみ
Ｌ→Ｈで解除
ポート数 ３５本（２本増）(*2) ３３本
シリアルポート ４／８ビット入出力 無
入出力耐圧 １５Ｖｍａｘ．(８本) ノーマル耐圧(入出力８本，入力７本)
出力耐圧 ＶＤＤ−４５Ｖ（２７本） ＶＤＤ−４５Ｖ（１８本）
リセット時出力レベル ｢Ｈ｣または｢Ｌ｣レベルをポート単位でオ
プション選択可能（ポートＣ，Ｄのみ） 固定
入出力形式 ＰＵ／ＯＤオプション選択方式 プッシュプル出力／入力ソフト切り替え
入出力ポート
短形波パルス出力 有（サイクルタイムの２５６倍周期／
５１２倍周期） 無
最小サイクルタイム ０．９２ms（ＶＤＤ≧４．５Ｖ） ３．１０ms（ＶＤＤ≧４．０Ｖ）
動作温度 −４０℃〜＋８５℃ −３０℃〜＋７０℃
電源電圧 ４．５〜５．５Ｖ ４．０〜６．０Ｖ
特性
電源電流 ３ｍＡ ｔｙｐ．（４ＭＨｚＣＦ） １ｍＡ ｔｙｐ．（８００ｋＨｚＣＦ）
発振
メイン発振 セラミック発振（４ＭＨｚ，８００ｋＨ
ｚ） セラミック発振（８００ｋＨｚ）
発振オプション ＣＦ／ＲＣ選択 無
発振分周オプション １／１，１／３，１／４選択 無
リセット時出力レベル ｢Ｈ｣または｢Ｌ｣レベルをポート単位でオ
プション選択可能（ポートＣ，Ｄのみ） 無
ＰＵ／ＯＤ 有 無
ＰＤ／ＯＤ 有 有
オプション
ウォッチドッグリセット 有 無
パッケージ ＤＩＰ４２Ｓ，ＱＩＰ４８Ｅ ＤＩＰ４２Ｓ，ＱＩＰ４８他
ＯＴＰ 有 無
注）発振子，及び発振回路定数については，推奨回路決定次第順次アナウンスしていきますので、開発進捗状
況を必ずご確認ください。
(*1)８０命令が共通：ＬＣ６５１４Ｂから追加される命令：ＳＢ（ＲＯＭ６Ｋ領域へのＪＭＰに使用）
(*2)ＬＣ６５１４Ｂの
ＨＯＬＤ
，
２端子をポートに変更 その他以下の変更有り
入力専用ポート８本 ＝＞入出力ポート８本
入出力ノーマル耐圧ポート８本 ＝＞入出力高耐圧ポート８本
LC653706A/04A/02A
No.6706‑3/17
端子配列
DIP‑42S端子名称
OSC1,OSC2：システム OSC 用セラミック発振子
RES：リセット
PA0〜3：入出力共通ポートA0〜3 中耐圧
PF0〜3：入出力共通ポートF0〜3
PC0〜3：入出力共通ポートC0〜3 高耐圧
PD0〜3：入出力共通ポートD0〜3 ドライバ内蔵
PK0〜3：出力ポート K0〜3
PL0〜3：出力ポート L0〜3
PM0〜3：出力ポート M0〜3 高耐圧
PN0〜3：出力ポート N0〜3 ドライバ内蔵
PO0〜2：出力ポート O0〜2
TEST：テスト
VP：高耐圧ポートプルダウン抵抗用負荷電源
INT：割り込み要求端子
SI：シリアル入力端子
SO：シリアル出力端子
SCK：シリアルクロック入出力端子
外形図 3025B(unit:mm)
SANYO:DIP42S（600mil）
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
22
PA2
PA3
PF3/INT
PF2/SCK
PF1/SO
PF0/SI
PC0
PC1
PC2
PC3
PD0
PD1
PD2
PD3
PK0
PK1
PK2
PK3
RES
TEST
VSS
PA1
PA0
VDD
PO2
Vp
PO1
PO0
PN3
PN2
PN1
PN0
PM3
PM2
PM1
PM0
PL3
PL2
PL1
PL0
OSC2
OSC1
LC653706A/04A/02A
No.6706‑4/17
QIP48E
外形図 3156(unit:mm)
SANYO:QIP48E
PO1
PO0
PN3
PN2
PN1
PN0
NC
PM3
PM2
PM1
PM0
PL3
PF0/SI
PC0
PC1
PC2
PC3
NC
PD0
PD1
PD2
PD3
PK0
PK1
PF1/SO
PF2/SCK
PF3/INT
PA3
PA2
NC
NC
PA1
PA0
VDD
PO2
VP
PK2
PK3
RES
TEST
VSS
NC
NC
OSC1
OSC2
PL0
PL1
PL2
1
2
3
4
5
6
7
8
9
10
11
12
36
35
34
33
32
31
30
29
28
27
26
25
48
47
46
45
44
43
42
41
40
39
38
37
13
14
15
16
17
18
19
20
21
22
23
24
ＱＩＰパッケージ品を基板
に
実装する際，半田ジャブ付
け
を行う時は，弊社までお問
い
合わせください。
ＮＣピンは何も接続しないこと。
LC653706A/04A/02A
No.6706‑5/17
システムブロック図
LC653706A/04A/02A
RAM : データ メモリ ROM : プログラム メモリ
F : フラグ PC : プログラム カウンタ
WR : ワーキングレジスタ INT : 割り込み制御
AC : アキュムレータ IR : インストラクション レジスタ
ALU : 論理演算ユニット I.DEC : インストラクション デコーダ
DP : データポインタ CF,CSF: キャリーフラグ，キャリーセイブフラグ
E : E レジスタ ZF,ZSF: ゼロフラグ，ゼロセイブフラグ
CTL : コントロールレジスタ EXTF : 外部割り込み要求フラグ
OSC : 発振回路 TMF : 内部割り込み要求フラグ
TM : タイマ
STS : ステータスレジスタ
開発サポート
ＬＣ６５３７０６／３７０４／３７０２の開発にあたって次のものを準備中です。
①ユーザーズ・マニュアル
「ＬＣ６５３７０６／３７０４／３７０２・ユーザーズ・マニュアル」
②開発ツールマニュアル
「ＥＶＡ６００００ユーザーズマニュアル」を参照してください。
＊カタログの名称は暫定であるため，ご請求の際には必ず弊社までご確認ください。
③開発ツール
a.プログラム開発用（ＥＶＡ−８６０００システム）
b.プログラム評価用
ＥＰＲＯＭ内蔵型マイコン〈ＬＣ６５Ｅ３７０６〉
E AC
I.DEC
Serial
Shift
Register
Serial
Shift
Register
Serial
mode
Register
Serial
mode
Register
OSC
IR
INT
CTL TM
ALU STS
Port O
PO 0-2
Port N
PN 0-3
Port M
PM 0-3
Port L
PL 0-3
Port K
PK 0-3
Port F
PF 0-3
I/O Buffer
RAM
F WR
I/O Bus
DP
STACK 1
|
STACK 8
PC ROM
Port A
PA0-3
Port C
PC0-3
Port D
PD0-3
PF1/SO
PF0/SI
PF2/SCK
PF3/INT
4/8 bit higher digi t
lower digit
4/8 bit
4 bit
ポート
Fと共通
System Bus
OSC1
OSC2
RES
TEST
VDD
VSS
CF ZF TMF EXTF
CSF ZSF
LC653706A/04A/02A
No.6706‑6/17
端子機能
名称 ピン数
I/O
機能 出力ドライバタイプ
オプション リセット時
VDD
VSS 1
1 ‑
‑ 電源 通常+5V に接続する
電源 0V に接続する ‑ ‑ ‑
OSC1
OSC2 1
1 I
O ･システムクロック発振用
セラミック発振子外付け用端子 ‑ (1)外部クロック
(2)2 端子セラミック
発振
(3)分周オプション
1/1,1/3,1/4
‑
PA0
PA1
PA2
PA3
4 I/O
･入出力ポート A0〜A3
4 ビット単位での入力(IP 命令)
4 ビット単位での出力(OP 命令)
1 ビット単位での判定
(BP,BNP 命令)
1 ビット単位でのセット，リセット
(SPB,RPB 命令)
･PA3 はスタンバイのコントロール
を行う
･HALT 命令実行サイクル中は，PA3
端子にチャタリングが入らない
ようにすること
･低スレッシュホルド入力
･Nch:シンク中電流
タイプ
･出力オープンドレ
イン時+15V 耐圧
(1)出力オープンドレ
イン
(2)プルアップ抵抗付
き
･(1),(2)の指定は
ビット単位
｢H｣出力
(出力 Nch トラ
ンジスタ OFF
)
PC0
PC1
PC2
PC3
4 I/O
･入出力ポート C0〜C3
機能は，PA0〜PA3 と同じ
ただし，スタンバイコントロール
の機能はない
･リセット時の出力を，オプション
で｢H｣または｢L｣に指定できる
･低スレッシュホルド入力
･出力は蛍光表示管セグメント
駆動用
･Pch:ソース中電流
タイプ
･出力オープンドレ
イン時‑40V 耐圧
(1)出力オープンドレ
イン
(2)プルアップ抵抗付
き
(3)リセット時出力｢H｣
(4)リセット時出力｢L｣
･(1),(2)の指定は
ビット単位
･(3),(4)の指定は
４ビット一括
･｢H｣出力
･｢L｣出力
(オプションに
よる)
PD0
PD1
PD2
PD3
4 I/O
･入出力ポート D0〜D3
機能，オプション共 PC0‑3 と同
じ
･Pch:ソース中電流
タイプ
･出力オープンドレ
イン時‑40V 耐圧
PC0‑PC3 と同じ PC0‑PC3 と同じ
PF0/SI
PF1/SO
PF2/
SCK
PF3/
INT
4 I/O
･入出力ポート F0〜F3
4 ビット単位での入力(IP 命令)
4 ビット単位での出力(OP 命令)
1 ビット単位での判定(BP,BNP 命令
)
1 ビット単位でのセット，リセ
ッ
ト
(SPB,RPB 命令)
･PF0〜PF3 はシリアルインタフェ
ー
ス，
INT
入力と兼用になってい
る
プログラムによりどちらにするか
選択できる
SI･･･シリアル入力ポート
SO･･･シリアル出力ポート
SCK
･･･シリアルクロック入出力ポー
ト
INT
･･･外部割り込み入力ポート
シリアル入出力の４ビット／８
ビット切り換えはプログラムによ
り選択可
･Nch:シンク中電流
タイプ
･出力オープンドレ
イン時+15V 耐圧
(1)出力オープンドレ
イン
(2)プルアップ抵抗付
き
･(1),(2)の指定は
ビット単位
｢H｣出力
(出力 Nch トラ
ンジスタ OFF
)
（次ページへ）
LC653706A/04A/02A
No.6706‑7/17
名称 ピン
I/O
機能 出力ドライバタイプ
オプション リセット時
PK0
PK1
PK2
PK3
4 O ･出力専用ポート K0〜K3
4 ビット単位での出力(OP 命令)
1 ビット単位でのセット，リセット
(BP,BNP 命令)
1 ビット単位でのセット，リセット
(SPB,RPB 命令)
･出力は蛍光表示管セグメント駆動
用
･PK0 は矩形波パルス出力機能と
兼用になっている
矩形波パルス出力の 256 倍周期／
512 倍周期切り換えはプログラム
により選択可
･Pch:ソース中電流
タイプ
･出力オープンドレ
イン時‑40V 耐圧
(1)出力オープンドレ
イン
(2)プルアップ抵抗付
き
･(1),(2)の指定は
ビット単位
｢L｣出力
(出力 Pch トラ
ンジスタ OFF
)
PL0
PL1
PL2
PL3
4 O ･出力専用ポート L0〜L3
4 ビット単位での出力(OP 命令)
1 ビット単位での判定
(BP,BNP 命令)
1 ビット単位でのセット，リセット
(SPB,RPB 命令)
･出力は蛍光表示管ディジット駆動
用
･Pch:ソース大電流
タイプ
･出力オープンドレ
イン時‑40V 耐圧
(1)出力オープンドレ
イン
(2)プルアップ抵抗付
き
･(1),(2)の指定は
ビット単位
｢L｣出力
(出力 Pch トラ
ンジスタ OFF
)
PM0
PM1
PM2
PM3
4 O ･出力専用ポート M0〜M3
機能，オプションは，PL0〜PL3
と同じ
･出力は蛍光表示管ディジット駆動
用
･Pch:ソース大電
流
タイプ
･
出力オープンドレ
イン時‑40V 耐圧
(1)出力オープンドレ
イン
(2)プルアップ抵抗付
き
･(1),(2)の指定は
ビット単位
｢L｣出力
(出力 Pch トラ
ンジスタ OFF
)
PN0
PN1
PN2
PN3
4 O ･出力専用ポート N0〜N3
機能，オプションは，PL0〜PL3
と
同じ
･出力は蛍光表示管ディジット駆動
用
･Pch:ソース大電流
タイプ
･出力オープンドレ
イン時‑40V 耐圧
(1)出力オープンドレ
イン
(2)プルアップ抵抗付
き
･(1),(2)の指定は
ビット単位
｢L｣出力
(出力 Pch トラ
ンジスタ OFF
)
PO0
PO1
PO2
3 O ･出力専用ポート O0〜O2
機能，オプションは，PL0〜PL3
と
同じ
･出力は蛍光表示管ディジット駆動
用
･Pch:ソース大電流
タイプ
･出力オープンドレ
イン時‑40V 耐圧
(1)出力オープンドレ
イン
(2)プルアップ抵抗付
き
･(1),(2)の指定は
ビット単位
｢L｣出力
(出力 Pch トラ
ンジスタ OFF
)
RES
1 I ･システムリセット入力
･パワーオンリセットは，外付 C を
接続
･リセットスタートは｢L｣レベルを
4 クロックサイクル以上入力
‑ ‑ ‑
TEST 1 I ･LSI のテスト用端子
通常 VSS へ接続 ‑ ‑ ‑
Vp 1 ‑ ･プルダウン抵抗用電源端子 ‑ ‑ ‑
LC653706A/04A/02A
No.6706‑8/17
発振回路オプション
オプション名 回路 条件・その他
1.外部クロック
ＯＳＣ２端子は解放
2.セラミック発振 ダンピング抵抗 Rd の有
無は発振子によって異な
る
分周器オプション
オプション名 回路 条件・その他
1.分周器無し
（１／１）
･３つの発振オプション全てに適
応される
･発振周波数，外部クロックは４
３３０ｋＨｚをこえない
2.１／３分周器内蔵 ･外部クロックおよびセラミック
発振の２つのオプションのみ適
応
･発振周波数，外部クロックは４
３３０ｋＨｚをこえない
3.１／４分周器内蔵 ･外部クロックおよびセラミック
発振の２つのオプションのみ適
応
･発振周波数，外部クロックは４
３３０ｋＨｚをこえない
注意：発振オプションおよび分周器オプションを次の表にまとめてある。充分注意すること。
ＬＣ６５３７０６Ａ／０４Ａ／０２Ａの発振分周オプション表
（選択可能な組み合わせを示す。必ず守ること。）
ＶＤＤ＝４．５〜５．５Ｖ
回路形式 周波数 分周オプション(サイクルタイム
)
備考
８００ｋＨｚ １／１（５mｓ） １／３，１／４分
周での使用はでき
ない
セラミック発振
４ＭＨｚ １／１（１mｓ）
１／３（３mｓ）
１／４（４mｓ）
外部クロック ６６７ｋ〜４３３０ｋＨｚ
２０００ｋ〜４３３０ｋＨｚ
２６６８ｋ〜４３３０ｋＨｚ
１／１（６．０〜０．９２m
ｓ）
１／３（６．０〜２．７７m
ｓ）
１／４（６．０〜３．７０m
ｓ）
セラミック発振オプショ
ンでの外部クロック使用
外部クロック駆動はできない。
外部クロック駆動を行う場合は外部クロックオプションを指定すること。
リセット時のポートＣ，Ｄ出力レベルオプション
入出力ポートＣ，Ｄはそれぞれ４ビット一括で，リセット時の出力レベルを次の２つのオプションから選択で
きる。 オプション名 条件・その他
1.リセット時出力｢Ｈ｣レベル ポートＣ，Ｄの４ビット一括
2.リセット時出力｢Ｌ｣レベル ポートＣ，Ｄの４ビット一括
OSC1
OSC1
OSC2
C1
C2 Rd
セラミッ
ク
発振子
fOSC
発振回路
タイミン
グ
ジェネ
レータ
3
fOSC
fOSC
発振回路
タイミン
グ
ジェネ
レータ
1/3 分周器
4
fOSC
fOSC
発振回路
タイミン
グ
ジェネ
レータ
1/4 分周器
LC653706A/04A/02A
No.6706‑9/17
中耐圧ポート出力形式オプション
中耐圧入出力ポートは，個別に次の２つのオプションを選択できる。（ビット単位）
オプション名 回路 対象ポート
1.オープンドレイン出力
2.プルアップ抵抗付出力
ポートＡ，Ｆ
高耐圧ポート出力形式オプション
高耐圧入出力ポートおよび高耐圧出力ポートは，出力回路形式を次のオプションから選択できる。（ビット単位）
オプション名 回路 対象ポート
ポートＣ，Ｄ1.オープンドレイン出力
ポートＫ，Ｌ，Ｍ，Ｎ，
Ｏ
ポートＣ，Ｄ2.プルダウン抵抗付出力
ポートＫ，Ｌ，Ｍ，Ｎ，
Ｏ
ウォッチドッグリセットオプション
ウォッチドッグリセット機能の有無をオプションにて選択できる。
オプション名 条件・その他
1.ウォッチドッグリセット機能有り 暴走しない限りウォッチドッグリセットがかからないように，一定時間
内にＷＤリセットレジスタをアクセスするようにプログラミングしなけ
ればならない。
2.ウォッチドッグリセット機能無し −
RD
RD
LC653706A/04A/02A
No.6706‑10/17
1.絶対最大定格／Ta=25℃，VSS=0V
規格
項目 記号 条件 適用端子・備考
min.
typ.
max.
uni
t
最大電源電圧 VDDmax VDD ‑0.3
+7.0
VO(1) OSC2
発生する電圧まで許容す
る
出力電圧 VO(2) PK,PL,PM,PN,PO
VDD‑4
5
VDD+0.
3
VI(1) OSC1(注 1) ‑0.3
VDD+0.
3
VI(2) TEST,
RES
‑0.3
VDD+0.
3
入力電圧
VI(3) VP VDD‑4
5
VDD+0.
3
VIO(1) OD 仕様時 PA,PF ‑0.3
+15
VIO(2) PU 仕様時 PA,PF ‑0.3
VDD+0.
3
入出力電圧
VIO(3) PC,PD VDD‑4
5
VDD+0.
3
V
IOP(1) PA,PF ‑2 +10
IOP(2) PL,PM,PN,PO ‑30 ±0
ピーク出力電流
IOP(3) PC,PD,PK ‑10 ±0
IOA(1) 1 端子当り 100ms の平均 PA,PF ‑2 +10
IOA(2) 1 端子当り 100ms の平均 PL,PM,PN,PO ‑30 ±0
IOA(3) 1 端子当り 100ms の平均 PC,PD,PK ‑10 ±0
ΣIOA(1)
PA の合計電流(注 2) PA ‑8 +40
ΣIOA(2)
PF の合計電流(注 2) PF ‑8 +40
ΣIOA(3)
PL,PM,PN,PO の合計電流(
注
2) PL,PM,PN,PO ‑50 ±0
平均出力電流
ΣIOA(4)
PC,PD,PK の合計電流(注 2)
PC,PD,PK ‑50 ±0
mA
Pdmax(1)
Ta=‑40〜+85℃(DIP42S) 430許容消費電力
Pdmax(2)
Ta=‑40〜+85℃(QIP48E) 310 mW
動作周囲温度 Topr ‑40 +85
保存周囲温度 Tstg ‑55 +125
℃
（注１）図２の発振回路および保証定数で内部発振させた場合，発生する発振振幅まで許容するものとする。
（注２）100ms 間の平均
LC653706A/04A/02A
No.6706‑11/17
2.許容動作範囲／Ta=‑40〜+85℃，VSS=0V，VDD=4.5〜5.5V
規格
項目 記号 条件 VDD(V
)
適用端子・備考 min. typ.
max. uni
t
動作電源電圧 VDD VDD 4.5 5.5
スタンバイ電源電圧
VST RAM，レジスタ保持(注 3)
VDD 1.8 5.5
VIH(1) 出力 NchTr.オフ OD 仕様の PF 0.7VDD
13.5
VIH(2) 出力 NchTr.オフ PU 仕様の PF 0.7VDD
VDD
VIH(3) 出力 NchTr.オフ OD 仕様の PA 0.5VDD
13.5
VIH(4) 出力 NchTr.オフ PU 仕様の PA 0.5VDD
VDD
VIH(5) 出力 NchTr.オフ PC,PD 0.5VDD
VDD
VIH(6) 出力 NchTr.オフ OD 仕様の
INT
,
SCK
,SI 0.8VDD
13.5
VIH(7) 出力 NchTr.オフ PU 仕様の
INT
,
SCK
,SI 0.8VDD
VDD
VIH(8) 1.8〜
5.5
RES
0.8VDD
VDD
入力｢H｣レベル電圧
VIH(9) 外部クロックオプション
選択時 OSC1 0.8VDD
VDD
V
VIL(1) 出力 NchTr.オフ PF VSS 0.25VD
D
VIL(2) 出力 NchTr.オフ PA VSS 0.1VDD
VIL(3) 出力 NchTr.オフ PC,PD VSS 0.1VDD
VIL(4) 出力 NchTr.オフ
INT
,
SCK
,SI VSS 0.15VD
D
VIL(5) 外部クロックオプション
選択時 OSC1 VSS 0.15VD
D
VIL(6) TEST VSS 0.25VD
D
入力｢L｣レベル電圧
VIL(7)
RES
VSS 0.15VD
D
V
動作周波数
(サイクルタイム) fop
(tCYC) 667
(6.0)
4330
(0.92)
kHz
(ms
)
周波数 text 図 1
OSC1 667 4330 kHz
パルス幅 textH,
textL 図 1 OSC1 69 ns
外部クロック条件
立ち上がり/立
ち下がり時間 textR,
textF 図 1 OSC1 50 ns
発振保証定数
セラミック
発振 図 3 表 1 参照
（注３） ＨＡＬＴ命令を実行してスタンバイ状態となるまで必ず動作電源電圧ＶＤＤを保持すること。また，
ＨＡＬＴ命令実行サイクル中は，ＰＡ３端子にチャタリングが入らないようにすること。
LC653706A/04A/02A
No.6706‑12/17
3.電気的特性／Ta=‑40〜+85℃，VSS=0V，VDD=4.5〜5.5V
規格
項目 記号 条件 VDD(V
)
適用端子・備考 min. typ. max.
uni
t
IIH(1) 出力 NchTr.オフ
(NchTr.のオフリーク電流を
含む)
VIN=13.5V
OD 仕様の PA,PF 5.0
IIH(2) 出力 PchTr.オフ
VIN=VDD
OD 仕様の PC.PD 1.0
入力｢H｣レベル
電流
IIH(3) 外部クロック
オプション選択時
VIN=VDD
OSC1 1.0
mA
IIL(1) 出力 NchTr.オフ
VIN=VSS
OD 仕様の PA,PF ‑1.0 mA
IIL(2) 出力 NchTr.オフ
VIN=VSS
PU 仕様の PA,PF ‑1.3 ‑0.35
mA
IIL(3) 出力 PchTr.オフ
(PchTr.のオフリーク電流を
含む)
VOUT=VDD‑40V
OD 仕様の PC.PD ‑30
IIL(4) VIN=VSS
RES
‑60 ‑20
入力｢L｣レベル
電流
IIL(5) 外部クロック
オプション選択時
VIN=VSS
OSC1 ‑1.0
mA
VOH(1) IOH=‑50mA
PU 仕様の PA,PF VDD‑1.
2

VOH(2) IOH=‑10mA
PU 仕様の PA,PF VDD‑0.
5

VOH(3) IOH=‑20mA
PL,PM,PN,PO VDD‑2.
1

VOH(4) IOH=‑1.0mA
他ポートの IOH が各々‑1mA 以
下の時
PL,PM,PN,PO VDD‑1.
0

VOH(5) IOH=‑5mA
PC,PD,PK VDD‑1.
8

出力｢H｣レベル
電圧
VOH(6) IOH=‑1.0mA
他ポートの IOH が各々‑1mA 以
下の時
PC,PD,PK VDD‑1.
0

V
VOL(1) IOL=5mA
PA,PF 1.5
出力｢L｣レベル
電圧 VOL(2) IOL=1.0mA
全ポートの IOL が各々1mA 以
下の時
PA,PF 0.5
V
出力｢L｣レベル
電流(プルダウ
ン抵抗に流れる
電流)
IOL 出力 PchTr.オフ
VOUT=3.0V,VP=‑35V 5 PD 仕様の
PC,PD,PK,PL,PM,
PN,PO
190 380 633
mA
IOFF(1) 出力 PchTr.オフ
VOUT=VDD
OD 仕様の
PC,PD,PK,PL,PM,
PN,PO
30
出力オフリーク
電流
IOFF(2) 出力 PchTr.オフ
VOUT=VDD‑40V
OD 仕様の
PC,PD,PK,PL,PM,
PN,PO
‑30
mA
（次ページへ）
LC653706A/04A/02A
No.6706‑13/17
規格
項目 記号 条件 VDD(V
)
適用端子・備考 min. typ. max.
uni
t
ヒステリシス
電圧 VHIS
RES
,
INT
,
SCK
,S
I
OSC1(注 4) 0.1VDD
｢H｣レベル
スレッシュ
ホールド電圧
VtH
RES
,
INT
,
SCK
,S
I
OSC1(注 4) 0.3VDD
0.8VD
D
シュミット特性
｢L｣レベル
スレッシュ
ホールド電圧
VtL
RES
,
INT
,
SCK
,S
I
OSC1(注 4) 0.15VD
D
0.6VD
D
V
IDDOP(1)
図 24MHz，1/3 分周，
1/4 分周 VDD 1.5 5.0
IDDOP(2)
図 24MHz，1/1 分周 VDD 2.0 6.0
セラミック発振
IDDOP(3)
図 2800kHz VDD 1.5 4.0
外部クロック IDDOP(4)
図 2667kHz〜4330kHz，
1/1 分周 VDD 2.0 6.0
mA
IDDst(1)
出力 Nch，PchTr.オフ
ポート=VDD 5.5
VDD
0.05
10
消費電流
スタンバイ時
IDDst(2)
出力 Nch，PchTr.オフ
ポート=VDD 3 VDD 0.025
5
mA
図2fo=800kHz OSC1,OSC2 768 800 832
発振周波
数 fCFOSC
(注 5) 図2fo=4MHz OSC1,OSC2 3840 4000 4160
kHz
発振特性
セラミック発振
発振安定
時間 tCFS 図 3fo=800kHz,4MHz 10 ms
RPP 出力 NchTr.オフ
VIN=VSS 5 PU 仕様の PA,PF 8 14 30プルアップ抵抗
I/O ポート
リセットポート Ru VIN=VSS 5
RES
100 250 400
kW
プルダウン抵抗 Rd 出力 PchTr.オフ
VOUT=3.0V
VP=‑35V
5 PD 仕 様
の
PC,PD,PK,
PL,PM,PN,PO
60 100 200
kW
外部リセット特性
リセット時間 tRST 図 5 参照

端子容量 Cp f=1MHz
被測定端子以外 VIN=VSS 10 pF
シリアルクロック
入力クロック
サイクルタイム
tCKCY(1)
図5
SCK
0.8 ms
シリアルクロック
出力クロック
サイクルタイム
tCKCY(2)
図5
SCK
64×tCY
C
(注 6)
ms
入力クロック｢L｣
レベルパルス幅 tCKL(1)
図5
SCK
0.3 ms
出力クロック｢L｣
レベルパルス幅 tCKL(2) 図 5
SCK
32×tCY
C
(注 6)
ms
入力クロック｢H｣
レベルパルス幅 tCKH(1)
図5
SCK
0.3
出力クロック｢H｣
レベルパルス幅 tCKH(2) 図 5
SCK
32×tCY
C
(注 6)
ms
(注 4)ＯＳＣ１は発振オプションで外部クロック，ＲＣ発振を選択した時にシュミット仕様になる。
(注 5)ｆＣＦＯＳＣは発振可能な周波数を示す。
(注 6)ｔＣＹＣ＝４×システムクロック周期
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LC653706A/04A/02A
No.6706‑14/17
規格
項目 記号 条件 VDD(V
)
適用端子・備考 min. typ. max.
unit
シリアル入力
データセットアップ
時間
tICK SI 0.2
シリアル入力
データホールド
時間
tCKI
SCK
の↑に対して規定する
図5
SI 0.2
ms
シリアル出力
出力遅延時間 tCKO
SCK
の↓から規定する
NchOD のみ外付 1kW
外付 50pF
図5
SO 0.5
ms
周期 tPCY(1) PK0 512×tCYC±5%
｢H｣レベル
パルス幅 tPH(1) PK0 256×tCYC±5%
｢L｣レベル
パルス幅 tPL(1)
512×tCYC モード時
PchOD のみ外付 1kW
外付 50pF
図6
PK0 256×tCYC±5%
周期 tPCY(2) PK0 256×tCYC±5%
｢H｣レベル
パルス幅 tPH(2) PK0 128×tCYC±5%
パルス出力
｢L｣レベル
パルス幅 tPL(2)
256×tCYC モード時
PchOD のみ外付 1kW
外付 50pF
図6
PK0 128×tCYC±5%
ms
LC653706A/04A/02A
No.6706‑15/17
図１ 外部クロック入力波形
図２ セラミック発振回路 図３ 発振安定時間
OPEN
外部クロック
(OSC2) OSC1
textH textL textR textF
text
VDD
0.8VDD
0.15VDD
VSS
OSC1 OSC2
Rd
C2 C1
セラミッ
ク
VDD
動作 VDD 下限
0V
安定発振
発振不安定
時間 tcFS
OSC
LC653706A/04A/02A
No.6706‑16/17
表１ セラミック発振保証定数
Ｃ１ ３３ｐＦ±１０％
Ｃ２ ３３ｐＦ±１０％
４ＭＨｚ（ムラタ）
ＣＳＡ４．００ＭＧ
ＣＳＴ４．００ＭＧＷ（Ｃ内蔵）
Ｒｄ ０W
Ｃ１ ３３ｐＦ±１０％
Ｃ２ ３３ｐＦ±１０％
４ＭＨｚ（京セラ）
ＫＢＲ４．０ＭＳＡ
ＫＢＲ４．０ＭＫＳ（Ｃ内蔵） Ｒｄ ０W
Ｃ１ １００ｐＦ±１０％
Ｃ２ １００ｐＦ±１０％
８００ｋＨｚ（ムラタ）
ＣＳＢ８００Ｊ Ｒｄ ２．２ｋW
Ｃ１ １００ｐＦ±１０％
Ｃ２ １００ｐＦ±１０％
８００ｋＨｚ（京セラ）
ＫＢＲ８００Ｆ Ｒｄ ０W
＊上記定数は暫定定数。正式定数は評価後決定。
図４ リセット回路
（注）電源の立ち上がり時間がゼロの時，ＣＲＥＳ＝０．２２mＦにてリセット時間は１０ｍｓ〜１００ｍｓと
なる。電源の立ち上がり時間が大きい場合，必ずリセット時間が１０ｍｓ以上となるようＣＲＥＳの値
を増加する。
図５ シリアル入出力タイミング
RES
CRES(=0.22mF)
tCKCY
tCKL tCKH
tICK tCKI
tCKO
入力データ
出力データ
SCK
SI
SO
0.8VDD
0.25VDD
VDD
50pF
1kW
負荷回路
LC653706A/04A/02A
No.6706‑17/17
PS
図６ ポートＰＫ０パルス出力タイミング
負荷回路
50pF 1kW
tPCY
tPH
tPL 0.3VDD 0.7VDD