UG7128D6688LP Data sheets can be downloaded at www.unigen.com 1G Bytes (128M x 64 bits) SYNCHRONOUS DRAM MODULE 184 Pin DDR SDRAM Unbuffered DIMM based on 16 pcs 64M x 8 DDR SDRAM 8K Refresh FEATURES * * * 184-Pin DIMM ABSOLUTE MAXIMUM RATINGS Voltage Relative to GND Operating Temperature Storage Temperature Short circuit Output Current Power Dissipation -0.5 to + 4.6V 0 to + 70C -55C to + 150C 50mA 16W PART IDENTIFICATION PART NO. REF. CYCLE SDRAM PACKAGE UG7128D6688LP 8K 400mil TSOP SPEED INFORMATION Module Marking CAS Latency SYMBOL PIN SYMBOL PIN SYMBOL 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 VREF DQ0 VSS DQ1 DQS0 DQ2 VDD DQ3 NC NC VSS DQ8 DQ9 DQS1 VDDQ CK1 /CK1 VSS DQ10 DQ11 CKE0 VDDQ DQ16 DQ17 DQS2 VSS A9 DQ18 A7 VDDQ DQ19 A5 DQ24 VSS DQ25 DQS3 A4 VDD DQ26 DQ27 A2 VSS A1 NC NC VDD 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 73 74 75 76 77 78 79 80 81 82 83 84 85 86 87 88 89 90 91 92 NC A0 NC VSS NC BA1 DQ32 VDDQ DQ33 DQS4 DQ34 VSS BA0 DQ35 DQ40 VDDQ /WE DQ41 /CAS VSS DQS5 DQ42 DQ43 VDD NC DQ48 DQ49 VSS /CK2 CK2 VDDQ DQS6 DQ50 DQ51 VSS VDDID DQ56 DQ57 VDD DQS7 DQ58 DQ59 VSS NC SDA SCL 93 94 95 96 97 98 99 100 101 102 103 104 105 106 107 108 109 110 111 112 113 114 115 116 117 118 119 120 121 122 123 124 125 126 127 128 129 130 131 132 133 134 135 136 137 138 VSS DQ4 DQ5 VDDQ PLATING Gold U N IG EN * * * * * PIN PIN SYMBOL 139 VSS 140 DM8 141 A10 142 NC 143 VDDQ DM0/DQS9 144 NC DQ6 145 VSS DQ7 146 DQ36 VSS 147 DQ37 NC 148 VDD NC NC 149 DM4/DQS13 VDDQ 150 DQ38 151 DQ39 DQ12 DQ13 152 VSS DM1/DQS10 153 DQ44 154 /RAS VDD 155 DQ45 DQ14 156 VDDQ DQ15 157 /CS0 CKE1 VDDQ 158 /CS1 159 DM5/DQS14 NC DQ20 160 VSS 161 DQ46 A12 162 DQ47 VSS 163 NC DQ21 A11 164 VDDQ DQ52 DM2/DQS11 165 VDD 166 DQ53 DQ22 167 NC A8 168 VDD DQ23 169 DM6/DQS15 170 DQ54 VSS A6 171 DQ55 172 VDDQ DQ28 173 NC DQ29 VDDQ 174 DQ60 DQ61 DM3/DQS12 175 A3 176 VSS DQ30 177 DM7/DQS16 VSS 178 DQ62 DQ31 179 DQ63 NC 180 VDDQ 181 SA0 NC VDDQ 182 SA1 CK0 183 SA2 /CK0 184 VDDSPD SPEED -EB CL2 10ns 100MHz -DB CL2.5 10ns 100MHz -EZ CL2 7.5ns 133MHz -DZ CL2.5 7.5ns 133MHz C O N FI D EN TI AL * * * * PIN ASSIGNMENT (Front View) 1GB (128Meg X 64) Quad internal banks operation Auto & self refresh capability (64ms/8K) SSTL_2 compatible inputs and outputs 2.5V 0.2V for VDDQ & VDD Programmable Mode register set /CAS latency (2, 2.5) Burst length (2, 4, 8) Data scramble ;Sequential & Interleave Double Data Rate architecture Differential clock inputs (CK , /CK) Data inputs and DM are synchronized with both edges of DQS Data outputs and DQS are synchronized with a cross point of CK and /CK Serial presence detect with EEPROM PCB : Height (1250mil), double sided component Pr el im in ar y * * * * * * REVISION HISTORY May 14 , 2002 Rev - A Product brief released. Re-Tek- 980 support@unigen.com http://www.unigen.com, 1 45388 Warm Springs Blvd. Fremont, CA. 94539 TEL: (510) 668-2088 FAX: (510)661-2788 Customer Comment Line: 1-800-826-0808 UG7128D6688LP Data sheets can be downloaded at www.unigen.com Functional Block Diagram VDDSPD CS1 DQS4 DM4/DQS13 DQS0 DM0/DQS9 S DQS D0 DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS S DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 S DQS D1 DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS S DQ40 DQ41 DQ42 DQ43 DQ44 DQ45 DQ46 DQ47 D9 DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 S DQS D2 DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS S DQ48 DQ49 DQ50 DQ51 DQ52 DQ53 DQ54 DQ55 D10 DQS S D12 DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 S DQS D5 DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 S DQS D13 DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 S DQS DQ56 DQ57 DQ58 DQ59 DQ60 DQ61 DQ62 DQ63 D11 BA0 - BA1 BA0-BA1: SDRAMs D0 - D15 A0 - A12 A0-A12: SDRAMs D0 - D15 CKE1 RAS CKE: SDRAMs D8 - D15 RAS: SDRAMs D0 - D15 CAS CAS: SDRAMs D0 - D15 CKE0 CKE: SDRAMs D0 - D7 WE WE: SDRAMs D0 - D15 SDA A0 WP DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 S DQS D6 DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 S D7 DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 A1 A2 S SA0 DQS DQS DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 SA1 SA2 D14 * Clock Wiring S Clock Input SDRAMs *CK0/CK0 *CK1/CK1 *CK2/CK2 4 SDRAMs 6 SDRAMs 6 SDRAMs * Wire per Clock Loading Table/Wiring Diagrams DQS Notes: 1. DQ-to-I/O wiring is shown as recommended but may be changed. 2. DQ/DQS/DM/CKE/S relationships must be maintained as shown. 3. DQ, DQS, DM/DQS resistors: 22 Ohms 5%. D15 0.393 0.780 5.077 0.145 Min 0.039 0.002 0.0078 0.006 0.050 0.050 0.0039 B 0.118 2.55 D0 - D15 Serial PD U N IG EN 5.25 0.006 A D0 - D15 VSS C O N FI D EN TI AL D3 DQS D0 - D15 0.157 Min S VDD VREF SCL 0.700 DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 Physical Dimension 1.25 0.006 D4 DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 DQS7 DM7/DQS16 DQS3 DM3/DQS12 DQ24 DQ25 DQ26 DQ27 DQ28 DQ29 DQ30 DQ31 DQS DQS6 DM6/DQS15 DQS2 DM2/DQS11 DQ16 DQ17 DQ18 DQ19 DQ20 DQ21 DQ22 DQ23 S DQS5 DM5/DQS14 DQS1 DM1/DQS10 DQ8 DQ9 DQ10 DQ11 DQ12 DQ13 DQ14 DQ15 DQ32 DQ33 DQ34 DQ35 DQ36 DQ37 DQ38 DQ39 D8 DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 D0 - D15 Pr el im in ar y DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7 DM I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6 I/O 7 SPD VDDQ 0.100 CS0 0.100 Min Detail B 2.500 1.95 0.250 0.10 M C B A 0.1496 2.175 0.071 0.0039 0.1575 R 0.0787 Detail A 0.10 M C A M B Tolerances : 0.005 unless otherwise specified Re-Tek- 980 support@unigen.com http://www.unigen.com, 2 Units : Inches 45388 Warm Springs Blvd. Fremont, CA. 94539 TEL: (510) 668-2088 FAX: (510)661-2788 Customer Comment Line: 1-800-826-0808