2013 Microchip Technology Inc. DS01561A-page 1
Datasheet
PRODUCT FEATURES
SEC1110/SEC1210
Smart Card Bridge to USB, SPI, and
UART Interfaces
The SEC1110 and SEC1210 provide a single-chip
solution for a Smart Card bridge to USB, SPI, and UART
interfaces. These bridges are controlled by an enhanced
8051 micro controller and all chip peripherals are
accessed and controlled through the SFR or XDATA
register space. TrustSpanTM Technology enables digital
systems to securely communicate, process, move and
store information on system boards, across networks
and through the cloud.
Feature Highlights
Smart Card
The SEC1110 provides one Smart Card interface and
the SEC1210 provides two
Fully compliant with ISO/IEC 7816, EMV 4.2/4.3, ETSI
TS 102 221 and PC/SC standards
Versatile ETU rate generation, supporting current and
proposed rates (up to 826 Kbps)
Full support of both T=0 and T=1 protocols
Full-packet FIFO (261 bytes), for transmit and receive
Half-duplex operation (no software intervention required
between transmit and receive phases of exchange)
Loose real-time response required of software
(approximately 180 ms)
Dynamically programmable FIFO threshold with byte
granularity
Time-out FIFO flush interrupt, independent of threshold
Programmable Smart Card clock frequency
UART-like register file structure
Supports Class A, Class B, Class C, or Class AB Smart
Cards (1.8 V, 3.0 V and 5.0 V cards)
Automatic character repetition for T=0 protocol parity
error recovery
Automatic card deactivation on card removal and on
other system events, including persistent parity errors
Internal procedure byte filtering for T=0 protocol
Protocol timers (Guard, Timeout, and CWT) for EMV-
defined timing parameters
Detection of an unresponsive card
Activation/deactivation sequences
Cold/warm resets
Monitoring for all EMV timing constraints
16-bit general purpose down counter for software
timing use
Fully compliant ESD protection on card pins
USB
12 Mbps USB operation compliant to the USB 2.0
Specification
Integrated USB 1.5 K pull-up resistor and Dp,Dm series
termination resistors
Integrated USB devices controller with:
8/16/32/64 byte control buffer
Five 8/16/32/64 byte programmable (bulk/interrupt)
endpoint buffers
8051 Processor
Reduced instruction cycle time (approximately 9 times
80C51)
9.6 MHz max clock speed
Enhanced peripherals; three 16-bit timers, watchdog
timer, interrupt controller, JTAG
OTP (One Time Programmable) ROM : 16 KBRAM :
1.5 KB
Boot ROM : 16 KB UART (SEC1210 only)
Standard PC baud rates supported
3 M baud high-speed rate (not PC standard)
SPI (SEC1210 only)
Master and Slave capability with 12 MHz max
performance
General
5.0 V tolerance on user accessible IO pins
Self-clocking internal oscillator, no external crystal
required
3.0 V - 5.5 V supply input
Internal 4.8 V comparator disables Class A card
support if the input voltage is too low
Available in commercial (0ºC to +70ºC) and industrial
(-40ºC to +85ºC) temperature ranges
Applications
USB Smart Card reader
SPI-based Smart Card reader
UART-based Smart Card reader
Dual Smart Card reader
Smart Card Bridge to USB, SPI, and UART Interfaces
Datasheet
DS01561A-page 2 2013 Microchip Technology Inc.
Order Numbers:
This product meets the halogen maximum concentration values per IEC61249-2-21
ORDER NUMBERS
LEAD-FREE
ROHS COMPLIANT
PACKAGE
TRAY /
TAPE & REEL TEMP. RANGE COMMENTS
SEC1110-A5-02 16QFN Tray 0ºC to +70ºC
SEC1110-A5-02-TR 16QFN Tape & Reel 0ºC to +70ºC
SEC1110i-A5-02 16QFN Tray -40ºC to +85ºC
SEC1110i-A5-02-TR 16QFN Tape & Reel -40ºC to +85ºC
SEC1110-A5-02NC 16QFN Tray 0ºC to +70ºC No ROM Code
SEC1110-A5-02NC-TR 16QFN Tape & Reel 0ºC to +70ºC No ROM Code
SEC1210-CN-02 24QFN Tray 0ºC to +70ºC
SEC1210-CN-02-TR 24QFN Tape & Reel 0ºC to +70ºC
SEC1210i-CN-02 24QFN Tray -40ºC to +85ºC
SEC1210i-CN-02-TR 24QFN Tape & Reel -40ºC to +85ºC
SEC1210-CN-02NC 24QFN Tray 0ºC to +70ºC No ROM Code
SEC1210-CN-02NC-TR 24QFN Tape & Reel 0ºC to +70ºC No ROM Code
Conventions
Within this manual, the following abbreviations and symbols are used to improve readability.
Example Description
BIT Name of a single bit within a field
FIELD.BIT Name of a single bit (BIT) in FIELD
x…y Range from x to y, inclusive
BITS[m:n] Groups of bits from m to n, inclusive
PIN Pin Name
zzzzb Binary number (value zzzz)
0xzzz Hexadecimal number (value zzz)
zzh Hexadecimal number (value zz)
rsvd Reserved memory location. Must write 0, read value indeterminate
code Instruction code, or API function or parameter
Section Name Section or Document name
x Don’t care
<Parameter> <> indicate a Parameter is optional or is only used under some conditions
{,Parameter} Braces indicate Parameter(s) that repeat one or more times
[Parameter] Brackets indicate a nested Parameter. This Parameter is not real and actually decodes
into one or more real parameters.
Smart Card Bridge to USB, SPI, and UART Interfaces
Datasheet
2013 Microchip Technology Inc. DS01561A-page 3
Smart Card Bridge to USB, SPI, and UART Interfaces
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Table of Contents
Chapter 1 General Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.1 Feature Highlights. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.2 Smart Card Subsystem. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
1.3 USB Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
1.3.1 FS USB PHY and Device Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
1.3.2 Interface Bridge and Endpoint Buffers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
1.4 Power Management Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Chapter 2 Block Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Chapter 3 Pin Table. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
3.1 SEC1110 16-Pin QFN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
3.2 SEC1210 24-Pin QFN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Chapter 4 Pin Configurations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Chapter 5 Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
5.1 SEC1110 and SEC1210 Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
5.2 Buffer Type Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Chapter 6 Pin Reset States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Chapter 7 8051 Embedded Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
7.1 Sleep/Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
7.1.1 EC Data Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
7.1.2 EC OTP Instruction Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
7.2 EC Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
7.3 EC Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Chapter 8 EC External Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
8.1 General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
8.2 Interrupt Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
8.3 EC ISR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
8.4 Wake-up Interrupt Source Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Chapter 9 8051 Special Function Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
9.1 Special Function Registers Locations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
9.1.1 Accumulator Register – ACC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
9.1.2 B Register – B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
9.1.3 Program Status Word Register – PSW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
9.1.4 Stack Pointer Register – SP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
9.1.5 Data Pointer and Data Pointer 1 Registers – DPH, DPL and DPH1, DPL1 . . . . . . . . . . 46
9.1.6 Data Pointer Select Register – DPS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
9.1.7 Data Pointer Control Register – DPC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
9.1.8 Program Memory Page Selector Register – PAGESEL . . . . . . . . . . . . . . . . . . . . . . . . . 47
9.1.9 Data Memory Page Selector Register – D_PAGESEL . . . . . . . . . . . . . . . . . . . . . . . . . . 48
9.1.10 Timer/Counter Control Register – TCON. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
9.1.11 Timer Mode Register – TMOD. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
9.1.12 Timer 0,1,2 – TH0, TL0, TH1, TL1, TH2, TL2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
9.1.13 Timer 2 Control Register – T2CON . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Smart Card Bridge to USB, SPI, and UART Interfaces
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9.1.14 Timer 2 Compare/Capture Enable Register – CCEN . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
9.1.15 Timer 2 Compare/Capture Registers – CC1, CC2, CC3 . . . . . . . . . . . . . . . . . . . . . . . . . 53
9.1.16 Timer 2 Compare/Capture Registers – CRCH, CRCL. . . . . . . . . . . . . . . . . . . . . . . . . . . 54
9.1.17 Watchdog Timer Reload Register – WDTREL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
9.1.18 Interrupt Enable 0 Register – IEN0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
9.1.19 Interrupt Enable 1 Register – IEN1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
9.1.20 Interrupt Enable 2 Register – IEN2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
9.1.21 Interrupt Priority Registers – IP0, IP1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
9.1.22 Power Control Register – PCON . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
9.1.23 Software Reset Register – SRST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
9.1.24 SPI1 Serial Peripheral Status Register – SPSTA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
9.1.25 SPI1 Serial Peripheral Control Register – SPCON . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
9.1.26 SPI1 Serial Peripheral Data Register – SPDAT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
9.1.27 SPI1 Serial Peripheral Slave Select Register – SPSSN . . . . . . . . . . . . . . . . . . . . . . . . . 63
9.2 Special Function Registers Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Chapter 10 Smart Card Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
10.1 Interconnect to Smart Card Terminal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
10.2 Top Level of the Smart Card Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
10.3 General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
10.4 Character Framing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
10.5 Clocking and Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
10.5.1 Clock Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
10.5.2 etu Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
10.5.3 Recommended etu Rates and Settings. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
10.6 16-bit General Purpose Counter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
10.7 T=1 Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
10.7.1 Operation of Timers in T=1 Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
10.8 T=0 Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
10.8.1 T=0 Timer Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
10.9 T=0 Byte Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
10.9.1 T=0 Outgoing Byte Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
10.9.2 T=0 Incoming Byte Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
10.9.3 ATR Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
10.9.4 Guard Time Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
10.9.5 Card Power for Smart Card Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
10.9.6 LED Control for Smart Card Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
10.9.7 Enabling the Synchronous Smart Card Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
10.10 Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
10.11 Smart Card Wrapper Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
10.11.1 Automatic Control of Idle Condition on Smart Card Interface . . . . . . . . . . . . . . . . . . . . . 89
10.12 Synchronous Interface Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
10.12.1 Synchronous Interface Output. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
10.13 Power . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
10.14 Asynchronous Interface Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
10.14.1 Asynchronous Mode Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
Chapter 11 USB Controller Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
11.1 Transaction Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
11.2 Control Transactions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
11.2.1 Setup Stage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
11.2.2 Data Stage: Control Endpoint 0 Direction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
11.2.3 Status Stage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
11.3 USB Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
11.4 STALL Handshake . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
Smart Card Bridge to USB, SPI, and UART Interfaces
Datasheet
DS01561A-page 6 2013 Microchip Technology Inc.
11.5 Start of Frame Detection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
11.6 Data Toggle Bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
11.7 NAK Handshakes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
11.8 Suspend . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
11.9 Resume . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
11.10 Remote Wake-Up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
11.11 USB Registers Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
11.12 USB Configuration Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
11.13 USB Control, Status and Interrupt Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
11.14 USB Endpoint 0~5 Status and Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
11.15 USB Endpoint 0 Buffer Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
11.16 Endpoints 1~5 Buffer Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
Chapter 12 GPIO and LED Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
12.1 GPIO Pin Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
12.1.1 Procedure for Reading the BOND_OPT Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
12.2 Functional Mode and Test Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
12.3 GPIO Registers Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
12.4 GPIO Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
12.4.1 GPIO Wake-Up Event . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
Chapter 13 Two Pin Serial Port (UART). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
13.1 Transmit Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
13.2 Receive Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
13.3 Power, Clocks and Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
13.3.1 Power . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
13.3.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
13.3.3 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
13.4 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
13.5 Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
13.6 Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
13.7 Detailed Description of Accessible Runtime Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
13.7.1 Receive Buffer Register (RB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
13.7.2 Transmit Buffer Register (TB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
13.7.3 Interrupt Enable Register (IER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
13.7.4 FIFO Control Register (FCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
13.7.5 Interrupt Identification Register (IIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
13.7.6 Line Control Register (LCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
13.7.7 Modem Control Register (MCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
13.7.8 Line Status Register (LSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
13.7.9 Modem Status Register (MSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
13.7.10 Scratchpad Register (SCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
13.7.11 Programmable Baud Rate Generator (and Divisor). . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
13.7.12 UART Configuration Select Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
Chapter 14 Serial Peripheral Interconnect (SPI1) - Master/Slave . . . . . . . . . . . . . . . . . . . 180
14.1 SPI1 Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
14.1.1 SPI1 Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
Chapter 15 SPI2 Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
15.1 Device Operation Instructions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
15.2 Operation of the High Speed Read Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
15.3 Operation of the Dual High Speed Read Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
15.4 32-Byte Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
Smart Card Bridge to USB, SPI, and UART Interfaces
Datasheet
2013 Microchip Technology Inc. DS01561A-page 7
15.5 Operation of the FW interface to the SPI2 Port When Not Doing Fast Reads . . . . . . . . . . . . . . . 188
15.5.1 Erase Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
15.5.2 Byte Program Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
15.5.3 Command Only Program Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
15.5.4 JEDEC-ID Read Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
15.5.5 Trace FIFO Write Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
15.5.6 SPI2 Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
15.6 SPI2 Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
Chapter 16 Clock and Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
16.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
16.2 Oscillator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
16.2.1 System Clock Shutdown . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
16.2.2 System Clock Wake-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
16.3 CLK_PWR Registers Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
16.4 Oscillator Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
16.4.1 Oscillator Control Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
16.4.2 Oscillator 48 MHz Settle Time Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
16.4.3 Oscillator 32 kHz Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
16.4.4 Oscillator Test Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
16.4.5 Memory Clock Divide Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
16.4.6 CPU Clock Divide Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
16.4.7 USB Clock Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
16.4.8 UART Clock Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
16.4.9 SPI1 Clock Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
16.4.10 SPI2 Clock Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
16.4.11 Smart Card1 Clock Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
16.4.12 Smart Card2 Clock Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
16.5 Wake On Event Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
16.6 Valid Clock Frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
16.7 Power . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
16.7.1 CPU Sleep/Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
16.7.2 Power States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
16.7.3 Power Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
16.7.4 Power Control 1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
16.8 One Time Programmable ROM Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
16.9 Clock Power Test Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
Chapter 17 OTP ROM Test Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
17.1 OTP ROM Test Registers Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
17.2 OTP_ROM Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
17.2.1 Boot Rows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
17.2.2 Redundant Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
17.2.3 Row Redundancy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
17.2.4 Special Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
17.2.5 Serial Test Port Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
17.2.6 Parallel Access to Test Port Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
17.2.7 Memory Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
Chapter 18 TEST Modes, JTAG, and XNOR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
18.1 Functional 8051 JTAG Capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
Chapter 19 DC Parameters. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
19.1 Maximum Guaranteed Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
Smart Card Bridge to USB, SPI, and UART Interfaces
Datasheet
DS01561A-page 8 2013 Microchip Technology Inc.
19.2 Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
19.3 DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
19.4 Power Consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
19.5 Package Thermal Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244
Chapter 20 8051 Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
20.1 General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
20.2 Timer 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
20.2.1 Mode 0 and Mode 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
20.2.2 Mode 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247
20.2.3 Mode 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
20.3 Timer 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
20.3.1 Mode 0 and Mode 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
20.3.2 Mode 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
20.3.3 Mode 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
20.4 Timer 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
20.4.1 Timer Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
20.4.2 Event Counter Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
20.4.3 Gated Timer Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
20.4.4 Timer 2 Reload . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
20.4.5 Compare Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
20.5 Extended Watchdog_Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
20.5.1 Enabling the Watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
20.5.2 Refreshing the Watchdog Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
Chapter 21 Timing Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
21.1 Serial Port Data Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
21.2 JTAG Interface Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
Chapter 22 Package Outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256
22.1 Pb-Free Reflow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258
Chapter 23 Revision History. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
A.1 Acronyms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260
A.2 Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261
Smart Card Bridge to USB, SPI, and UART Interfaces
Datasheet
2013 Microchip Technology Inc. DS01561A-page 9
List of Tables
Table 3.1 SEC1110 16-Pin Package. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Table 3.2 SEC1210 24-Pin Package. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Table 5.1 SEC1110 and SEC1210 Pin Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Table 5.2 SEC1110 and SEC1210 Buffer Type Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Table 6.1 Legend for Pin Reset States Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Table 6.2 SEC1110 QFN 16-Pin Reset States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Table 6.3 SEC1210 QFN 24-Pin Reset States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Table 7.1 Code Execution Truth Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Table 7.2 CODE SPACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Table 7.3 XDATA SPACE RANGES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 7.4 CPU Boot address mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 8.1 Interrupt Vector Mapping. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Table 8.2 Interrupt Priority Groups . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Table 9.1 Special Function Register Locations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Table 9.2 ACC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Table 9.3 B Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Table 9.4 Program Status Word Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Table 9.5 Register Bank Locations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Table 9.6 Stack Pointer Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Table 9.7 Data Pointer(1) Low Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Table 9.8 Data Pointer(1) High Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Table 9.9 Data Pointer Select Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Table 9.10 Data Pointer Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Table 9.11 Program Memory Page Selector Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Table 9.12 Data Memory Page Selector Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Table 9.13 Timer/Counter Control Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Table 9.14 Timer Mode Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Table 9.15 Timer/Counter Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Table 9.16 Timer 0, 1, and 2 Low Byte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Table 9.17 Timer 0, 1, and 2 High Byte. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
Table 9.18 Timer 2 Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Table 9.19 Time 2 Compare/Capture Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
Table 9.20 Timer 2 Compare/Capture Registers Low Byte. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
Table 9.21 Timer 2 Compare/Capture Registers High Byte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Table 9.22 Timer 2 Compare/Capture Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Table 9.23 Timer 2 Compare/Capture Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Table 9.24 Watchdog Timer Reload Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Table 9.25 Interrupt Enable 0 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Table 9.26 Interrupt Enable 1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
Table 9.27 Interrupt Enable 2 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Table 9.28 Interrupt Priority 0 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Table 9.29 Interrupt Priority 1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Table 9.30 Priority Groups. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Table 9.31 Priority Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Table 9.32 Power Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Table 9.33 Software Reset Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Table 9.34 SPI1 Serial Peripheral Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Table 9.35 SPI1 Serial Peripheral Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 9.36 SPI1 Transfer Rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Table 9.37 SPI1 Serial Peripheral Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Table 9.38 SPI Serial Peripheral Slave Select Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Table 9.39 Special Function Registers Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Smart Card Bridge to USB, SPI, and UART Interfaces
Datasheet
DS01561A-page 10 2013 Microchip Technology Inc.
Table 10.1 Character Frame Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Table 10.2 Recommended Settings for Valid TA1 ETU Rates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Table 10.3 Smart Card Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
Table 10.4 Smart Card1, 2 Controller Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
Table 10.5 Smart Card Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
Table 10.6 Smart Card Current Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
Table 10.7 Smart Card Sync RST Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
Table 10.8 Smart Card Sync CLK Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
Table 10.9 Smart Card Sync FCB Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
Table 10.10 Smart Card Sync SPU Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
Table 10.11 Smart Card Sync IO Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
Table 10.12 Smart Card Sync ALL Control Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
Table 10.13 Smart Card Transmit/Receive Buffer Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
Table 10.14 Smart Card Interrupt Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
Table 10.15 Smart Card Interrupt Identification Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Table 10.16 Interrupt Control Table. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
Table 10.17 Smart Card Line Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Table 10.18 Smart Card Interface Monitor Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Table 10.19 Smart Card Line Status Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
Table 10.20 Smart Card Block Master Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Table 10.21 Smart Card Interface Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Table 10.22 Smart Card Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Table 10.23 Smart Card Protocol Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Table 10.24 Smart Card Protocol Interrupt Pending Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Table 10.25 Smart Card Protocol Interrupt Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Table 10.26 Smart Card Timer Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Table 10.27 Smart Card Baud Divisor LSB Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Table 10.28 Smart Card Baud Divisor MSB Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Table 10.29 Smart Card FIFO Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Table 10.30 Smart Card Timeout Timer Least Significant Byte (LSB) Reload Register . . . . . . . . . . . . 108
Table 10.31 Smart Card Timeout Timer Middle Significant Byte (MSB) Reload Register. . . . . . . . . . . 108
Table 10.32 Smart Card Timeout Timer High Significant Byte (HSB) Reload Register . . . . . . . . . . . . 108
Table 10.33 Smart Card Down Counter LSB Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Table 10.34 Smart Card Down Counter MSB Reload Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Table 10.35 Smart Card CWT Timer LSB Reload Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Table 10.36 Smart Card CWT Timer MSB Reload Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Table 10.37 Smart Card Guard Algorithm Spacing Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Table 10.38 Smart Card Guard Algorithm Spacing Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Table 10.39 Smart Card Guard Timer Reload A Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
Table 10.40 Smart Card Guard Timer Reload B Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
Table 10.41 Smart Card Protocol Mode Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
Table 10.42 Smart Card Timer Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
Table 10.43 Smart Card Clock Divisor Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
Table 10.44 Smart Card Configuration Block Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
Table 10.45 Smart Card LED Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Table 10.46 Smart Card FIFO Threshold LSB Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Table 10.47 Smart Card FIFO Threshold MSB Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Table 10.48 Smart Card FIFO Count LSB Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Table 10.49 Smart Card FIFO Count MSB Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Table 10.50 Smart Card Filter Length Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
Table 10.51 Smart Card INS Code Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
Table 10.52 Smart Card Debounce Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
Table 10.53 Smart Card Debounce Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
Table 10.54 Smart Card Test Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
Smart Card Bridge to USB, SPI, and UART Interfaces
Datasheet
2013 Microchip Technology Inc. DS01561A-page 11
Table 10.55 Smart Card Test Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
Table 10.56 Smart Card Test Debounce Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
Table 10.57 Smart Card FIFO Test Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
Table 11.1 USB Register Offsets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Table 11.2 USB Config Address Low Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
Table 11.3 USB Config Address High Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
Table 11.6 USB UDC Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
Table 11.7 USB UDC Status Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
Table 11.8 USB SOF Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
Table 11.9 USB Interrupt Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
Table 11.10 USB Interrupt Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
Table 11.11 USB Endpoint 0~5 Status and Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Table 11.12 USB Endpoint 0 Write Address Low Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
Table 11.13 USB Endpoint 0 Write Address High Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
Table 11.14 USB Endpoint 0 Write Byte Count Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
Table 11.15 USB Endpoint 0 Read Address Low Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
Table 11.16 USB Endpoint 0 Read Address High Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
Table 11.17 USB Endpoint 0 Read Byte Count Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
Table 11.18 USB Endpoint 1-5 Address Low Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
Table 11.19 USB Endpoint 1~5 Address High Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
Table 11.20 USB Endpoint 1~5 Byte Count0 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
Table 11.21 USB Endpoint 1~5 Byte Count1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
Table 11.22 USB Endpoint 0~5 Buffer ready Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Table 11.23 USB Endpoint Interrupt Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
Table 11.24 USB Endpoint Interrupt Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
Table 12.1 GPIO Pin Mapping. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
Table 12.2 Bond Options. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
Table 12.3 Functional Mode and Test Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
Table 12.4 GPIO Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
Table 12.5 GPIO Auxiliary Port 0,1,2,3 Enable Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
Table 12.6 GPIO Port 0,1,2,3 Direction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
Table 12.7 GPIO Port 0,1,2,3 In Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
Table 12.8 GPIO Port 0,1,2,3 Output Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
Table 12.9 GPIO Port 0,1,2 Pull Up/down Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
Table 12.10 GPIO Port 0,1,2,3 Debounce Count Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
Table 12.11 GPIO Auxiliary Port 0,1,2,3 Select A/B Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
Table 12.12 GPIO Port 0,1,2,3 Interrupt Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Table 12.13 GPIO Port 0,1,2,3 Pull Up/Down Select Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Table 12.14 GPIO Port 0,1,2,3 Output Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
Table 12.15 GPIO Port 0,1,2,3 Input Type Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
Table 12.16 GPIO Port 0,1,2,3 Interrupt Edge Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
Table 12.17 GPIO Port 0,1,2,3 Input Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
Table 12.18 GPIO Port 0,1,2,3 Interrupt Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
Table 12.19 GPIO Port 0,1,2,3 Pull Up Strength Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
Table 12.20 GPIO Port 0,1,2,3 Debounce Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
Table 12.21 Power on Reset State of GPIO Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
Table 13.1 Reset Function Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
Table 13.2 Two Pin Serial Port (UART) Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
Table 13.3 Register Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
Table 13.4 Interrupt Control Table. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
Table 13.5 Stop Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
Table 13.6 UART Baud Rates (48.00 MHz Source) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
Table 13.7 UART Baud Rates (4.00 MHz source) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
Table 15.1 SPI Opcodes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
Table 16.1 CLK_PWR Register Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
Smart Card Bridge to USB, SPI, and UART Interfaces
Datasheet
DS01561A-page 12 2013 Microchip Technology Inc.
Table 16.2 Oscillator 48 MHz Clock Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
Table 16.3 Oscillator 48 MHz Settling time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
Table 16.4 Oscillator 32 KHz Clock Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
Table 16.5 Oscillator Test Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
Table 16.6 Memory Clock Divide Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
Table 16.7 CPU Clock Divide Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
Table 16.8 USB Clock Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Table 16.9 UART Clock Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Table 16.10 SPI1 Clock Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
Table 16.11 SPI2 Clock Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
Table 16.12 SC1 Clock Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
Table 16.13 SC2 Clock Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
Table 16.14 Wake on Event Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
Table 16.15 Wake on Event Status Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
Table 16.16 Valid Clock Frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
Table 16.17 Power Status1 Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
Table 16.18 Power Status2 Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
Table 16.19 Power Control 1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
Table 16.20 Power Control 2 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
Table 16.21 One Time Programmable Configuration Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
Table 16.22 CLKPWR Test1 Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
Table 16.23 CLKPWR Test2 Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
Table 16.24 CLKPWR Test3 Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
Table 16.25 CLKPWR Test4 Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Table 16.26 CLKPWR VERSION Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Table 17.1 OTP Test Registers Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
Table 17.2 Boot Block Address Map for A10:=1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
Table 17.3 OTP Redundancy Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
Table 17.4 OTP Special Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
Table 17.5 OTP SR Byte Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
Table 17.6 TCMD[2:0] Instruction Decoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
Table 17.7 TEST PORT Registers Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
Table 17.8 TSO Output Multiplexer Description Burst Control Table . . . . . . . . . . . . . . . . . . . . . . . . . 229
Table 17.9 CPU Test Port Command Instruction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
Table 17.10 CPU Test Port Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
Table 17.11 CPU Test Port Shift Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
Table 17.12 CPU Test Port Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
Table 17.13 OTP Mode Register LSB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
Table 17.14 OTP Mode Register MSB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
Table 17.15 OTP Mode A Register LSB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
Table 17.16 OTP Mode A register MSB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
Table 17.17 OTP Mode B Register LSB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
Table 17.18 OTP Mode B Register MSB. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
Table 19.1 Pin Capacitance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
Table 19.2 SEC1110 Supply Current . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
Table 19.3 SEC1210 Supply Current . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244
Table 19.4 Package Thermal Resistance Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244
Table 19.5 Legend. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
Table 21.1 Serial Port Data Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
Table 21.2 JTAG Interface Timing Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255
Table 22.1 Package Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256
Table 23.1 Revision History. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
Smart Card Bridge to USB, SPI, and UART Interfaces
Datasheet
2013 Microchip Technology Inc. DS01561A-page 13
List of Figures
Figure 1.1 USB Subsystem Block. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Figure 2.1 SEC1110 Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Figure 2.2 SEC1210 Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Figure 4.1 SEC1110 16-Pin QFN Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Figure 4.2 SEC1210 24-Pin QFN Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Figure 6.1 Pin Reset States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Figure 7.1 R8051XC2 Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Figure 8.1 Wake-up Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Figure 10.1 Smart Card 1 Interconnect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Figure 10.2 S.A.M Interface (Smart Card 2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Figure 10.3 Smart Card1,2 Interconnect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
Figure 10.4 T=0 Mode Character Transmission and Repetition Diagram . . . . . . . . . . . . . . . . . . . . . . . 69
Figure 10.5 T=1 Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Figure 10.6 Outgoing T=0 Command Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Figure 10.7 T=0 Outgoing Byte Filter State Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Figure 10.8 Incoming T=0 Command Sequence Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Figure 10.9 T=0 Incoming Byte Filter State Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Figure 10.10 ATR Sequence, Cold Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Figure 10.11 ATR Sequence, Warm Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Figure 10.12 Guard Time Algorithm with Error, Transmit Abandoned . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Figure 10.13 Guard Time Algorithm, No Error, Transmit Held . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Figure 10.14 Smart Card Power-Up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Figure 10.2 Smart Card Synchronous Output Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
Figure 11.1 USB Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
Figure 11.2 USB Bridge Layer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
Figure 11.3 Typical Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
Figure 11.4 Bulk/Interrupt OUT Transaction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
Figure 11.5 Bulk / Interrupt OUT Transaction in Ping-Pong Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
Figure 11.6 Bulk/Interrupt IN Transactions in Ping-Pong Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
Figure 11.7 USB Remote Suspend/Resume . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
Figure 14.1 SPI1 Master/Slave Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
Figure 14.2 SPI1 Data Format in Master Mode (cpha=0, cpol=0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
Figure 14.3 SPI1 Data Format in Master Mode (cpha=0, cpol=1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
Figure 14.4 SPI1 Data Format in Master Mode (cpha=1, cpol=0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
Figure 14.5 SPI1 Data Format in Master Mode (cpha=1, cpol=1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
Figure 14.6 SPI1 Data Format in Slave Mode (cpha=1, cpol=1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
Figure 15.1 SPI Hi-Speed Read Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
Figure 15.2 SPI Hi-Speed Read Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
Figure 15.3 SPI Dual Hi-Speed Read Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
Figure 15.4 SPI Dual Hi-Speed Read Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
Figure 15.5 SPI Firmware-Controlled Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
Figure 15.6 SPI Erase Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
Figure 15.7 SPI Byte Program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
Figure 15.8 SPI Command Only Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
Figure 15.9 SPI JEDEC-ID Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Figure 15.10 SPI Trace FIFO Write Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Figure 15.11 SPI Trace FIFO Write Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
Figure 15.12 SPI Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
Figure 16.1 Clock Generation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
Figure 16.2 Clock Generation Example 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
Figure 16.3 Clock Generation Example 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
Figure 16.4 Clock Generation Example 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
Smart Card Bridge to USB, SPI, and UART Interfaces
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Figure 16.5 SEC1110/SEC1210 Power States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
Figure 16.6 Power-on Sequencing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
Figure 18.1 JTAG Test Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
Figure 19.1 Supply Rise Time Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
Figure 20.1 Timer 0 in Mode 0 and Mode 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
Figure 20.2 Timer 0 in Mode 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247
Figure 20.3 Timer 0 in Mode 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
Figure 20.4 Timer 1 in Mode 0 and 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
Figure 20.5 Timer 1 in Mode 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
Figure 20.6 Timer 2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Figure 20.7 Timer 2 in Compare Mode 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
Figure 20.8 Compare Mode 0 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
Figure 20.9 Timer 2 in Compare Mode 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
Figure 20.10 Extended Watchdog Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
Figure 21.1 Serial Port Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
Figure 21.2 JTAG Power-Up and Asynchronous Reset Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
Figure 21.3 JTAG Setup and Hold Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255
Figure 22.1 SEC1110 Package Outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256
Figure 22.2 SEC1210 Package Drawing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
Figure 22.3 QFN Pb-free Reflow Guideline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258
Smart Card Bridge to USB, SPI, and UART Interfaces
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Chapter 1 General Description
The SEC1110 and SEC1210 provide a single-chip solution for a Smart Card bridge to USB, SPI, and UARTinterfaces.
These bridges are controlled by an enhanced 8051 micro controller and all chip peripherals are accessed and
controlled through the SFR or XDATA register space.
1.1 Feature Highlights
Smart Card
Fully compliant with standards: ISO/IEC 7816, EMV 4.2/4.3, ETSI TS 102 221 and PC/SC
Versatile ETU rate generation, supporting current and proposed rates (to 826 Kbps and beyond)
Full support of both T=0 and T=1 protocols
Full-packet FIFO (261 bytes), for transmit and receive
Half-duplex operation, with no software intervention required between Transmit and Receive
phases of an exchange
Very loose real-time response required of software: approximately 180 ms worst case
Dynamically programmable FIFO threshold, with byte granularity
Time-out FIFO flush interrupt, independent of threshold
Programmable Smart Card clock frequency
UART-like register file structure
Supports Class A, Class B, Class C, or Class AB Smart Cards (all 1.8 V, 3.0 V and 5.0 V cards)
Automatic character repetition for T=0 protocol parity error recovery
Automatic card deactivation on card removal and on other system events, including persistent
parity errors
Internal procedure byte filtering for T=0 protocol
Protocol timers (guard, time-out and CWT) for EMV-defined timing parameters
–Detection of an unresponsive card
–Activation/deactivation sequences
–Cold/warm resets
–Monitoring for all EMV timing constraints
–16-bit general purpose down counter for software timing use
Fully compliant ESD protection on card pins per JESD22-A114D (March 2006) and JESD22-A115A
“Machine Model” from AN1181
Fully EMV compliant, internal signal current limits
3.3 V internal operation with 5.0 V tolerant buffers where required
Self-contained management of Smart Card power:
–SC1_VCC and SC2_VCC, supply output
–Regulator for 1.8 V, 3.0 V, and 5.0 V from supply input
–Current limiter with over-current sense interrupt (short circuit detect)
–Hardware-guaranteed, compliant deactivation sequence on card removal
–Synchronous card support
USB
12 Mbps USB operation compliant with the USB 2.0 Specification
Integrated USB 1.5 K pull-up resistor
Integrated Series resistors on USB_DP, USB_DM
Integrated USB devices controller with:
–8/16/32/64 byte control endpoint 0 buffer
–Five 8/16/32/64 byte programmable (bulk/interrupt) endpoint buffers
Smart Card Bridge to USB, SPI, and UART Interfaces
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8051
Reduced instruction cycle time (approximately 9 times 80C51)
9.6 MHz max clock speed
Enhanced peripherals: two 16-bit timers, watch dog timer, interrupt controller, JTAG
16 KB One Time Programmable (OTP) ROM
1.5 KB RAM
4 KB (SEC1100/SEC1200)/ 16KB (SEC1110/SEC1210) ROM
UART
Standard PC (9600, 19200, 38400 and 115200) baud rates supported
3 M baud high-speed rate (non-PC standard)
SPI
Master and Slave capability with 12 MHz max performance
General
5.0 V tolerance on user accessible IO pins
Self-clocking internal oscillator, no external crystal required
3.6 V-5.5 V supply input
Internal 4.8 V comparator disables Class A card support if the input voltage is too low
1.2 Smart Card Subsystem
The SEC1110 and SEC1210 are fully compliant with the prevailing Smart Card standards: ISO7816, EMV, and
PC/SC. It meets and exceeds all existing requirements for communication bit rate (ETU duration) and includes
support for proposed bit rates up to 826 Kbps. Signal levels and current limits are also fully compliant.
The Smart Card power is regulated and switched internally, supporting all 5.0 V, 3.0 V, and 1.8 V Smart Cards
(classes A, B, and C, respectively). Over-current protection is provided, and a detected over-current condition is
available as an interrupt. The required standard activation and deactivation sequences are provided with software
interaction. However, deactivation is handled in hardware as the card is being removed. This scenario guarantees
the required sequence regardless of software participation. If the system clock is inactive at the time, the card
movement is detected asynchronously, and the Wake-On Event feature is used to re-start the system clock so that
the de-activation sequence can continue.
Interface signals to the Smart Card are designed to meet both standard drive levels and current limitations internally,
requiring no external series resistors. ESD protection on these signals meets the full standard requirements.
The device is a superset of the familiar 16450 UART architecture, with extensions in the form of a larger FIFO,
specialized state machines for T=0 protocol parsing, automatic half-duplex turnaround at the completion of a
transmitted message, and a specially-designed set of timers to enforce standards compliance in timing (as required
of a terminal by the ISO7816 and EMV standards).
With the full-packet-depth FIFO on-chip, software is almost totally excluded from real-time requirements. It loads an
outgoing message into the FIFO, triggers the transfer, and reads the returned data at any time after it becomes
available. The reset sequence (cold or warm) is equally hands-off: software sets up the sequence and activates the
reset, and is alerted when the ATR message has been received (via the FIFO Threshold Interrupt). The threshold is
dynamically programmable with byte granularity, so that threshold interrupts can be received at various stages in the
processing of a message of initially unknown length (such as ATR).
For detecting data time-outs, and for other mandatory timing tasks having to do with communication with a Smart
Card, a set of three protocol timers is provided:
Time-out timer, for monitoring the standard WWT, BWT and WTX time-out intervals
CWT timer, for monitoring the T=1 CWT time-out interval
Guard timer, for guaranteeing the BGT and EGT transmission intervals, with special usage during
a Reset sequence.
A separate general purpose timer is provided for software driver use.
Synchronous card support using GPIOs controlled via registers in the Smart Card device.
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1.3 USB Subsystem
The USB Subsystem is made up of the following 3 functional blocks
FS USB PHY
USB Device Controller (UDC)
Interface Bridge with USB endpoint buffers
Figure 1.1 USB Subsystem Block
1.3.1 FS USB PHY and Device Controller
The FS USB PHY contains the D+ pull-up resistor and handles the reception of USB data. The D+ and D- signals
are passed through the differential receiver (which is external to the device controller core) to get a single-ended bit
stream. The device controller has a digital phase-locked loop (DPLL) to extract the clock and data information. The
clock and data are passed to the SIE (serial interface engine) block to identify the sync pattern and for NRZI-NRZ
conversion. This NRZ data is then passed through a bit-stripper which strips off excessive inserted zeros. The data
stream is passed through a PID decoder and checker to identify different PID’s. The SIE block handles the protocol
according to the type of PID and the endpoint to which the current transaction is addressed. If it is a data PID, the
serial data is assembled into byte format and the received data is CRC is checked, then put into a one-byte buffer.
The protocol layer takes the data from the buffer and forwards it to the Interface Bridge. On control transfers to
endpoint 0, the protocol layer forwards the transfers to the endpoint block. If the application violates the data transfer
protocol during the transfer of data from the buffer to the application bus, the protocol layer controls the SIE to recover
from this error.
1.3.2 Interface Bridge and Endpoint Buffers
These act as the interface between the 8051 micro controller and the USB device controller. The USB endpoint
buffers are memory mapped on the 8051 XDATA bus. A simple buffer scheme is employed, which assigns a
single/ping-pong buffer to each USB endpoint for ease of software control. Each buffer must be cleared before the
next data transfer can be started.
When USB OUT data is received, it is placed into the appropriate OUT endpoint buffer and the 8051 is signaled with
an interrupt (polling is also available)
When an IN request is received, the 8051 is signaled with an interrupt and the 8051 will transfer data to the
appropriate IN endpoint buffer and set a ready flag. The data will automatically be encoded for transfer over the USB
bus.
1.4 Power Management Unit
The programmable clock divider supports division of the 48 MHz main clock. Additionally it enables power down
under program or hardware control. Exit from power down is accomplished through a single input pin. The power
management methods employed will enable a USB Suspend current of 200 μA typical (400 μA typical including Rpu
current). In STOP Mode, 1 μA is the maximum current for a bare bones design.
USB
FS
PHY
USB 1.1
Device Controller
Interface
Bridge
+
Endpoint
Buffers
USB D+
USB D-
XDATA
Interrupt
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Chapter 2 Block Diagrams
Figure 2.1 SEC1110 Block Diagram
3.0 V - 5.5 V or VBUS
Smart
Card
Regulators
5.0 V
3.0 V
1.8 V
16
KB
OTP
ROM
1.5
KB
RAM
USB
PHY
CLK_PWR
USB
Device
Controller
ISO7816 /
Smart
Card
Interface
Smart
Card
Power
Control
Power On Reset
Power Fail Detect
Reset
8051
CPU
256 x 8
RAM
On Chip
Debug
JTAG
Timer 0
Timer 1
Watchdog
Timer
External
Interrupts
CPU Clock
Management
CPU Power
Management
USB/GPIO/Core
Regulators
3.3 V
1.2 V
4
XDATA
48 MHz
Oscillator GPIO
Smart Card 1
7 pins
Miscellaneous
D+
D-
VDD33
1 11
4
66
2
4/16
KB
ROM
Timer 2
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Figure 2.2 SEC1210 Block Diagram
3.0 V - 5.5 V or VBUS
Smart
Card
Regulators
5.0 V
3.0 V
1.8 V
16
KB
OTP
ROM
1.5 KB
RAM
USB
PHY
CLK_PWR
USB
Device
Controller
ISO7816 /
Smart
Card
Interface
Smart Card
Power
Control
Power On Reset
Power Fail Detect
Reset
8051
CPU
256 x 8
RAM
On Chip
Debug
JTAG
Timer 0
Timer 1
Watchdog
Timer
External
Interrupts
CPU Clock
Management
CPU Power
Management
USB/GPIO/Core
Regulators
3.3 V
1.2 V
XDATA
48 MHz
Oscillator
SPI1
UART
16550
GPIO
Smart Card1
7 pins
1
Miscellaneous
D+
D-
Smart
Card
Regulators
5.0 V
3.0 V
1.8 V
Smart Card
Power
Control SAM2
4
VDD33
111
44
6
1
3
2
8
6
6 + 3
Timer 2
4/16
KB
OTP
ROM
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Chapter 3 Pin Table
3.1 SEC1110 16-Pin QFN
3.2 SEC1210 24-Pin QFN
Table 3.1 SEC1110 16-Pin Package
SMART CARD (7 PINS)
SC1_VCC SC1_RST_N SC1_CLK SC1_IO
SC1_C8
SC1_PRSNT_N/
JTAG_TMS SC1_C4
USB INTERFACE (2 PINS)
USB_DP USB_DM
MISC (5 PINS)
RESET_N SC_LED_ACT_N/
JTAG_TDO TEST JTAG_CLK
JTAG_TDI
DIGITAL, POWER (2 PINS)
VDD33 VDD5
TOTAL 16 (VSS - THERMAL SLUG)
Table 3.2 SEC1210 24-Pin Package
SMART CARD (7 PINS)
SC1_VCC SC1_RST_N SC1_CLK SC1_IO
SC1_C8
SC1_PRSNT_N/
JTAG_TMS SC1_C4
SMART CARD 2/SECURITY AUTHENTICATION MODULE (5 PINS)
SC2_VCC SC2_RST_N SC2_CLK SC2_IO
SC2_PRSNT_N/
JTAG_TDI
USB INTERFACE (2 PINS)
USB_DP USB_DM
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Note: The NC pins are “No Connects”. There are no NC pads in the Known Good Die (KGD).
SPI1/UART (4 PINS)
SPI1_MISO/RXD SPI1_MOSI/TXD SPI1_CLK/CTS_OUT SPI1_CE/RTS_IN
MISC (4 PINS)
RESET_N SC_LED_ACT_N/
JTAG_TDO TEST JTAG_CLK
DIGITAL, POWER (2 PINS)
VDD33 VDD5
TOTAL 24 (VSS - THERMAL SLUG)
Table 3.2 SEC1210 24-Pin Package
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Chapter 4 Pin Configurations
Figure 4.1 SEC1110 16-Pin QFN Package
Thermal Slug
(must be connected to
VSS)
SEC1110
(Top View QFN-16)
SC1_VCC
1
SC1_RST_N
2
SC1_CLK
3SC1_C4
4
VDD33
13
TEST
16
USB_DM
15
USB_DP
14
12
RESET_N
11
JTAG_CLK
10
SC_LED_ACT_N/JTAG_TDO
9
SC1_C8
8
7
SC1_IO
6
SC1_PRSNT_N/JTAG_TMS
5
VDD5
JTAG_TDI
Indicates pins on the bottom of the device
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Figure 4.2 SEC1210 24-Pin QFN Package
Thermal Slug
(must be connected to VSS)
SEC1210
(Top View QFN-24)
SC1_VCC
1
SC1_RST_N
2
SC1_CLK
3
SC2_RST_N
4
SC1_PRSNT_N/JTAG_TMS
5
SC2_IO
6
12
11
SC1_IO
10
SC2_VCC
9
SC2_PRSNT_N/JTAG_TDI
8
SC1_C8
7SC2_CLK
SPI1_MISO/RXD
19
SPI1_MOSI/TXD
20
VDD33
21
TEST
24
USB_DP
23
USB_DM
22
17
SPI1_CE/ RTS
16
RESET_N
15
JTAG_CLK
14SC1_C4
13
SC_LED_ACT_N/JTAG_TDO
18
SPI1_CLK/CTS
VDD5
Indicates pins on the bottom of the device
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Chapter 5 Pin Descriptions
This section provides a detailed description of each signal. The signals are arranged in functional groups according
to their associated interface.
An N at the end of a signal name indicates that the active (asserted) state occurs when the signal is at a low voltage
level. When the N is not present, the signal is asserted when it is at a high voltage level. The terms assertion and
negation are used exclusively in order to avoid confusion when working with a mixture of active low and active high
signals. The term assert, or assertion, indicates that a signal is active, independent of whether that level is
represented by a high or low voltage. The term negate, or negation, indicates that a signal is inactive.
5.1 SEC1110 and SEC1210 Pin Descriptions
Table 5.1 SEC1110 and SEC1210 Pin Descriptions
NAME SYMBOL
BUFFER
TYPE DESCRIPTION
SMART CARD INTERFACE
SC Reset
Output
SC1_RST_N/
GPIO2
Note 5.1 SC1_RST_N, SC2_RST_N: A low pulse resets the card and
triggers an “answer to reset” (ATR) response message. This
pin should be held low when the interface is not active.
SC2_RST_N/
GPIO18
GPIO2, GPIO18: These pins may alternatively be
configured as a general purpose I/O pins.
SC Clock
Output
SC1_CLK/
GPIO1
Note 5.1 SC1_CLK, SC2_CLK: The clock reference for
communication with the flash media card. This pin should
be held low when the interface is not active.
SC2_CLK/
GPIO17
GPIO1, GPIO17: These pins may alternatively be
configured as general purpose I/O pins.
SC Data I/O SC1_IO/
GPIO0
Note 5.1 SC1_IO, SC2_IO: The bidirectional serial data pin, which
should be held low when the interface is not active.
SC2_IO/
GPIO16
GPIO0, GPIO16: These pins may alternatively be
configured as general purpose I/O pins.
SC Voltage for
Card
SC1_VCC/
SC2_VCC
The voltage supply pin, where the output of the pin can be
set to 1.8, 3.0, or 5.0 volts, depending on the type of Smart
Card detected. These pins require an external1 μF
capacitor.
The same voltage must be applied to power SCx_RST#,
SCx_CLK, SCx_IO, SCx_C4, and SCx_C8 pins as digital
inputs.
SC Standard
or Proprietary
Use Contact
SC1_C8
(SC1_SPU)/
Note 5.1 SC1_C8, SC1_SPU: These pins can be used for either
standard or proprietary use as an input and/or output.
GPIO4 This pin can alternatively be used as general purpose I/O
pin.